CN109860100B - 导电部件形成和结构 - Google Patents

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Abstract

一般而言，本发明实施例提供涉及诸如金属接触件、通孔、线等的导电部件的示例性实施例以及用于形成这些导电部件的方法。在实施例中，沿着侧壁形成阻挡层。沿着侧壁回蚀刻阻挡层的部分。在回蚀刻阻挡层的部分之后，沿着侧壁平滑阻挡层的上部。沿着阻挡层和在阻挡层的平滑的上部上方形成导电材料。本发明实施例涉及导电部件形成和结构。

Description

导电部件形成和结构
技术领域
本发明实施例涉及导电部件形成和结构。
背景技术
半导体集成电路(IC)产业经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代IC都比上一代IC具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件或线)已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，按比例缩小也导致处于较大几何尺寸的前代IC没有出现的挑战。
发明内容
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：沿着侧壁形成阻挡层；沿着所述侧壁回蚀刻所述阻挡层的部分；在回蚀刻所述阻挡层的所述部分之后，沿着所述侧壁平滑所述阻挡层的上部；以及沿着所述阻挡层和在所述阻挡层的平滑的所述上部上方形成导电材料。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：介电层，具有侧壁；阻挡层，沿着所述侧壁，所述阻挡层的上表面位于所述介电层的顶面下方，所述阻挡层的上部的厚度小于所述阻挡层的下部的厚度；以及导电材料，沿着所述阻挡层并且位于所述阻挡层的上表面上方，所述导电材料的顶面与所述介电层的顶面共面。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：在半导体衬底上方形成介电层；穿过所述介电层形成开口；在所述开口中共形地形成阻挡层；从所述开口中去除所述阻挡层的第一上部，在去除所述阻挡层的所述第一上部之后，所述阻挡层的剩余上部位于所述开口中；在去除所述阻挡层的第一上部之后，蚀刻所述阻挡层；和在所述开口中的所述阻挡层上形成导电材料，所述导电材料的顶面与所述介电层的顶面共面，所述导电材料具有位于所述阻挡层的剩余上部之上的部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图19是根据一些实施例的在用于形成导电部件的示例性方法期间的各个中间结构的截面图。
图20是根据一些实施例的在用于形成导电部件的示例性方法的中间阶段处的穿过介电层的开口中的层的轮廓。
图21是根据一些实施例的在用于形成导电部件的示例性方法的中间阶段处的穿过介电层的开口中的层的轮廓。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
一般而言，本公开提供涉及诸如金属接触件、通孔、线等的导电部件的示例性实施例以及用于形成这些导电部件的方法。在一些实例中，在穿过介电层的开口中形成的阻挡层和/或粘合层被回拉(例如，蚀刻)以在开口中具有低于电介质的顶面的高度。用于回拉阻挡层和/或粘合层的一些示例性工艺可以在开口的上部区域处引起缩窄，并且因此在一些示例中，执行随后的回拉(例如，蚀刻)以平滑阻挡层和/或粘合层，从而减少或去除缩窄。除此之外，这可以允许沉积在阻挡层和/或粘合层上的导电材料沉积在开口中，而不在导电材料中形成空隙。
在形成用于晶体管的前段制程(FEOL)，中段制程(MEOL)和/或后段制程(BEOL)处理中的导电部件的上下文中描述本文描述的示例性实施例。本公开的一些方面的实施方式可以用于其他工艺和/或其他器件中。描述了示例性方法和结构的一些变型。本领域普通技术人员将容易地理解可以作出的其他修改预期在其他实施例的范围内。虽然方法实施例可以以特定顺序描述，但是各种其他方法实施例可以按照任何逻辑顺序执行并且可以包括比在此描述的更少或更多的步骤。在一些图中，可以省略其中示出的组件或部件的一些参考标号以避免模糊其他组件或部件；这是为了便于描述附图。
图1至图19示出了根据一些实施例的在用于形成导电部件的示例性方法期间的各个中间结构的截面图。图1示出了其上形成有器件的至少一部分的半导体衬底30。半导体衬底30可以是或可以包括块状半导体、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或不被掺杂。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。绝缘层提供在衬底上或者为衬底，通常是硅或者玻璃衬底。其他衬底，例如多层或梯度衬底也可以使用。在一些实施例中，半导体衬底的半导体材料可以包括类似硅(Si)和锗(Ge)的元素半导体；包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和/或锑化铟的化合物半导体；包括SiGe，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和/或GaInAsP的合金半导体；或它们的组合。
如附图所示和本文所述，器件是场效应晶体管(FET)，其可以是平面FET或鳍式FET(FinFET)。在其他实施方式中，器件可以包括垂直全环栅(VGAA)FET、水平全环栅(HGAA)FET、双极结晶体管(BJT)、二极管、电容器、电感器、电阻器等。根据平面FET和/或FinFET，在半导体衬底30的有源区上形成栅极堆叠件32。在平面FET中，有源区可以是在半导体衬底30的顶面处由隔离区域描绘的部分。在FinFET中，有源区可以是从半导体衬底30上的隔离区域之间突出的三维鳍。
栅极堆叠件32可以类似在先栅极工艺中的可操作栅极堆叠件，或者可以是类似在替换栅极工艺中的伪栅极堆叠件。每个栅极堆叠件32可以包括位于有源区上的介电层，位于介电层上的栅极层以及在一些情况下位于栅极层上的掩模层。可以通过顺序地形成或沉积相应的层，然后将这些层图案化成栅极堆叠件32来形成用于栅极堆叠件32的介电层、栅极层和掩模层。例如，在先栅极工艺或替换栅极工艺中，介电层可以包括或者可以是氧化硅，氮化硅等或它们的多层；栅极层可以包括或者可以是硅(例如，多晶硅)或另一种材料；并且掩模层可以包括或者可以是氮化硅、氮氧化硅、碳氮化硅等、或它们的组合。例如，在先栅极工艺中，介电层(例如栅极电介质)可以包括或者是高k介电材料，诸如具有大于约7.0的k值，其可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐，它们的多层或它们的组合，并且栅极层(例如栅电极)可以包括或者可以是含金属材料，诸如TiN、TaN、TaC、Co、Ru、Al，它们的多层或它们的组合。用于形成或沉积介电层、栅极层和掩模层的工艺包括热和/或化学生长、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、分子束沉积(MBD)、原子层沉积(ALD)、物理气相沉积(PVD)和其他沉积技术。
例如，可以使用光刻和一个或多个蚀刻工艺将用于栅极堆叠件32的层图案化为栅极堆叠件32。例如，诸如通过使用旋涂可以在掩模层(或栅极层，例如，如果没有实施掩模层的情况下)上形成光刻胶，和可以使用合适的光掩模曝光该光刻胶来图案化光刻胶。取决于是使用正性光刻胶还是负性光刻胶，然后可以去除光刻胶的暴露或未曝光部分。然后可以诸如通过使用一个或多个合适的蚀刻工艺将光刻胶的图案转印到栅极堆叠件32的层上。一个或多个蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。随后，例如，在灰化或湿剥离工艺中去除光刻胶。
沿着栅极堆叠件32的侧壁(例如，介电层、栅极层和掩模层的侧壁)并且在半导体衬底30上的有源区上方形成栅极间隔件34。例如，可以通过共形地沉积用于栅极间隔件34的一个或多个层并且各向异性地蚀刻该一个或多个层来形成栅极间隔件34。用于栅极间隔件34的一个或多个层可以包括或是氮化硅、氧氮化硅、碳氮化硅等、它们的多层或它们的组合，并且蚀刻工艺可以包括RIE，NBE或另一种蚀刻工艺。
源极/漏极区36形成在栅极堆叠件32的相对两侧上的有源区中。在一些实例中，通过使用栅极堆叠件32和栅极间隔件34作为掩模将掺杂剂注入到有源区中来形成源极/漏极区36。因此，可通过注入到每个栅极堆叠件32的相对两侧上形成源极/漏极区36。在其他实例中，可使用栅极堆叠件32和栅极间隔件34作为掩模来凹进有源区，且可以在凹槽中外延生长外延源极/漏极区36。外延源极/漏极区36可以相对于有源区升高。外延源极/漏极区36可以在外延生长期间通过原位掺杂和/或在外延生长之后通过注入来掺杂。因此，源极/漏极区36可以通过外延生长以及可能的注入来形成在每个栅极堆叠件32的相对两侧上。用于源极/漏极区36的示例性掺杂剂可以包括或者例如是用于p型器件的硼以及用于n型器件的磷或砷，但是也可以使用其他掺杂剂。源极/漏极区36可具有在约1019cm-3至约1021cm-3范围内的掺杂剂浓度。
图2示出了第一层间电介质(ILD)38和第二ILD 40的形成。例如，第一ILD 38和第二ILD 40可各自包括蚀刻停止层(ESL)和主要介电层，诸如低k介电层。通常，蚀刻停止层可以在形成例如接触件或通孔时提供停止蚀刻工艺的机制。蚀刻停止层可以由与相邻层具有不同蚀刻选择性的介电材料形成，例如ILD的主要介电层。
第一ILD 38沉积在有源区、栅极堆叠件32和栅极间隔件34上方。例如，蚀刻停止层可共形沉积在有源区、栅极堆叠件32和栅极间隔件34上方。蚀刻停止层可以包括或者可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或其他沉积技术沉积。然后，例如，主要介电层沉积在蚀刻停止层上方。主要介电层可以包括或者是二氧化硅、诸如氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料的低k介电材料(例如具有低于二氧化硅的介电常数的材料)、它们的化合物、它们的组合物等、或它们的组合。可通过旋涂、CVD、可流动CVD(FCVD)、PECVD、PVD或另一种沉积技术来沉积主要介电层。
第一ILD 38可以在沉积之后被平坦化。可以执行诸如化学机械抛光(CMP)的平坦化工艺以平坦化第一ILD 38。在一些工艺中，例如在先栅极工艺中，第一ILD 38的顶面可以在栅极堆叠件32的顶面之上。在诸如替换栅极工艺的其它工艺中，第一ILD 38的顶面被平坦化以与栅极堆叠件32的顶面共面，从而通过第一ILD 38暴露栅极堆叠件32。在此工艺中，平坦化可去除栅极堆叠件32的掩模层(并且，在一些情况下，栅极间隔件34的上部)，并且因此，通过第一ILD 38暴露栅极堆叠件32的栅极层的顶面。
在替换栅极工艺中，通过第一ILD 38暴露的栅极堆叠件32可以被去除并且被其他栅极堆叠件32替换。一旦通过第一ILD 38暴露，则例如通过一个或多个蚀刻工艺去除栅极堆叠件32的栅极层和介电层。通过对栅极层有选择性的蚀刻工艺可以去除栅极层，其中介电层可以用作蚀刻停止层，并且随后可以通过对介电层具有选择性的不同蚀刻工艺去除介电层。蚀刻工艺可以是例如RIE，NBE，湿蚀刻或另一蚀刻工艺。替换栅极堆叠件可以在去除栅极堆叠件32的地方形成为栅极堆叠件32。替换栅极堆叠件32可以各自包括一个或多个共形层和在一个或多个共形层上方的栅电极。一个或多个共形层包括栅极介电层并且可以包括一个或多个功函调整层。
栅极介电层可以共形地沉积在栅极堆叠件32被去除的地方(例如，在有源区的表面上以及栅极间隔件34侧壁和顶面上)以及第一ILD 38的顶面上。栅极介电层可以是或包括氧化硅、氮化硅、高k介电材料、它们的多层或其他介电材料。高k介电材料可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或金属硅酸盐或它们的组合。可以通过ALD、PECVD、MBD或其他沉积技术来沉积栅极介电层。
然后，如果实施，则可以在栅极介电层上共形地沉积功函调整层。功函调整层可以包括或者可以是钽、氮化钽、钛、氮化钛等或它们的组合、并且可以通过ALD、PECVD、MBD或其他沉积技术沉积。可以顺序沉积类似于第一功函调整层的任何附加功函调整层。
在一个或多个共形层上方形成用于栅电极的层。用于栅电极的层可以填充去除了栅极堆叠件32的剩余区域。用于栅电极的层可以是或包括含金属材料，诸如Co、Ru、Al、W、Cu、它们的多层或它们的组合。可以通过ALD、PECVD、MBD、PVD或其他沉积技术来沉积用于栅电极的层。
去除用于栅电极的层和一个或多个共形层的位于第一ILD 38的顶面之上的部分。例如，像CMP的平坦化工艺可以去除用于栅电极的层和一个或多个共形层的位于第一ILD38的顶面之上的部分。因此可以形成包括栅电极和一个或多个共形层的替换栅极堆叠件32。
第二ILD 40沉积在第一ILD 38上方。例如，蚀刻停止层可以共形地沉积在第一ILD38上方。然后，例如，主要介电层沉积在蚀刻停止层上方。第二ILD 40的蚀刻停止层和主要介电层可以是或包括以上相对于第一ILD38描述的相同或相似的材料，并且可以使用以上相对于第一ILD 38描述的相同或相似的技术来沉积。在沉积之后，诸如可以通过CMP平坦化第二ILD40。
图3示出了穿过第二ILD 40和第一ILD 38的开口42,44和46的形成。第一开口42暴露栅极堆叠件32和邻接的源极/漏极区36。因此第一开口42用于在暴露的栅极堆叠件32和邻接的源极/漏极区36之间形成对接的导电部件。第二开口44暴露源极/漏极区36，并因此用于形成至暴露的源极/漏极区36的导电部件。第三开口46暴露栅极堆叠件32，并因此用于形成至暴露的栅极堆叠件32的导电部件。例如，可以使用适当的光刻和蚀刻工艺来形成开口42,44和46。作为实例，开口44可以具有在从约10nm到约50nm的范围内的第一尺寸D1(例如，宽度)，并且可以具有在从约50nm到约200nm的范围内的第二尺寸D2(例如，高度)。开口44的纵横比(例如，第二尺寸D2与第一尺寸D1的比率)可以在从约2至约4的范围内。
图4示出了在开口42,44和46中共形地形成粘合层50，并且在粘合层50上形成阻挡层52。粘合层50共形地沉积在开口42,44和46中，诸如在暴露的源极/漏极区36上、暴露的栅极堆叠件32上、第一ILD 38和第二ILD 40的侧壁上以及第二ILD 40的顶面上。阻挡层52共形地沉积在粘合层50上。粘合层50可以是或包括例如钛、钴、镍等或它们的组合，并且可以通过ALD、CVD或其他沉积技术来沉积。阻挡层52可以是或包括氮化钛、氧化钛、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或其他沉积技术来沉积。通过使源极/漏极区36的上部与粘合层50和/或阻挡层52反应，可以在源极/漏极区36的上部上形成硅化物区域。可以执行退火以促进源极/漏区36与粘合层50和/或阻挡层52反应。在特定实例中，粘合层50是钛层，并且阻挡层52是氮化钛层。在以下进一步处理之后，粘合层50和阻挡层52可以具有如下进一步处理后的各种厚度。
图5示出在开口42,44和46中的阻挡层52上方形成底部抗反射涂层(BARC)54。例如，BARC 54可以是通过旋涂或另一种沉积技术沉积的有机材料或另一材料。可以首先在开口42,44和46中沉积BARC 54至高于第二ILD 40的顶面和/或高于阻挡层52的顶面的水平面。可以随后将BARC54回蚀刻到具有低于第二ILD 40的顶面的顶面。可以将BARC 54回蚀刻至第二ILD 40的顶面下方的第三尺寸D3，该第三尺寸D3可以在约15nm至约40nm的范围内。此外，第四尺寸D4为从开口44的底面(例如，有源区的表面，其中，开口44形成至该有源区)到BARC 54的顶面。第四尺寸D4与第二尺寸D2的比率小于1，诸如小于约0.7，并且更具体地，在约0.3至约0.7的范围内。
回蚀刻可以是或包括干(例如，等离子体)蚀刻工艺。等离子体蚀刻工艺可以包括RIE，NBE，ICP蚀刻等，或它们的组合。可以用于等离子体蚀刻工艺的示例性蚀刻剂气体包括氩(Ar)气或另一种蚀刻剂气体。等离子体蚀刻工艺的蚀刻剂气体的流率可以在约2000sccm至约5000sccm的范围内。等离子体蚀刻工艺可使用从约100kV至约300kV范围内的DC衬底偏压实施。等离子体蚀刻工艺的功率可以在约500W至约1500W的范围内。等离子体蚀刻工艺的压力可以在约3毫托至约5毫托的范围内。可以由用于回蚀刻的蚀刻工艺的持续时间来控制回蚀刻深度(例如，第三尺寸D3)。等离子体蚀刻工艺的持续时间可以在约15秒至约120秒的范围内。
图6示出了阻挡层52和粘合层50的位于BARC 54的顶面之上和开口42,44和46的上部区域处的部分的回拉(例如，通过蚀刻去除)。通过去除阻挡层52和粘合层50的位于BARC54的顶面之上和开口42,44和46的上部区域处的部分，分别在第一，第二和第三开口42,44和46中形成第一，第二和第三导电部件粘合层50a，50b和50c以及第一，第二和第三导电部件阻挡层52a，52b和52c。
可以使用蚀刻工艺去除阻挡层52和粘合层50的部分。蚀刻工艺可以包括两步湿蚀刻工艺。用第一湿蚀刻剂实施预处理。示例性第一湿蚀刻剂包括稀释的氢氟酸(dHF)酸。在一些实例中，可将dHF稀释成约一份氢氟酸(HF)比一百份或更多份去离子水(DIW)(1：≥100，HF：DIW)，诸如在从约一份HF酸比一百份DIW(1：100)至约1份HF酸比五百份DIW(1：500)的范围内。随后实施利用第二湿蚀刻剂的第二步蚀刻。示例性第二湿蚀刻剂包括氢氟酸(HF)、过氧化氢(H2O2)、氢氧化铵(NH4OH)、盐酸(HCl)，标准清洁-1(SC1)，标准清洁-2(SC2)等，或它们的组合，其可以进一步在去离子水(DIW)中稀释。例如，第二湿蚀刻剂可以是NH4OH或HCl与H2O2和DIW以1：X：Y((NH4OH或HCl)：H2O2：DIW)的比例的混合物，其中X在约1至约10的范围内，并且Y在从约5至约120的范围内。两步湿蚀刻工艺的处理时间可以在约30秒至约600秒的范围内，并且两步湿蚀刻工艺的工艺温度可以在约23℃(例如，室温)至约67℃的范围内。在一些例子中，可以原位实施两步湿蚀刻工艺。可以使用具有不同工艺参数的其他蚀刻工艺。
在去除阻挡层52和粘合层50的部分期间，BARC 54充当掩模。因此，例如，第二导电部件粘合层50b和第二导电部件阻挡层52b的顶面可以处于距离第二ILD 40的顶面的第三尺寸D3处和/或处于距离开口44的底面的第四尺寸D4处。此外，第二导电部件粘合层50b和第二导电部件阻挡层52b的顶面可以处于具有第四尺寸D4与第二尺寸D2的比例的位置。
图7示出了BARC 54的去除。可通过灰化工艺去除BARC 54，诸如可使用包含氧气(O2)、氢气(H2)、氮气(N2)或另一种气体的等离子体。在去除BARC 54之后，残留物和/或副产物可以位于各个开口42,44和46内部的导电部件阻挡层52a，52b和52c的上表面上。残留物和/或副产物在轮廓60处，随后，参考图20进一步图示和描述轮廓60的实例。副产品和/或残留物可以由去除(例如，蚀刻)图6中的阻挡层52和粘合层50的部分和/或由去除图7中的BARC 54而产生。副产品和/或残余物可以减小导电部件阻挡层52a，52b和52c的上部处的各个开口42,44和46的尺寸和/或缩窄导电部件阻挡层52a，52b和52c的上部处的各个开口42,44和46。第一，第二和第三导电部件粘合层50a，50b和50c以及第一，第二和第三导电部件阻挡层52a，52b和52c可以具有如下面关于图20所述的各种尺寸。
图8示出了导电部件阻挡层52a，52b和52c以及导电部件粘合层50a，50b和50c的后续回拉(例如，蚀刻)以分别形成修改的导电部件阻挡层52a'，52b'和52c'以及修改的导电部件粘合层50a'，50b'和50c'。蚀刻从导电部件阻挡层52a，52b和52c的上部的表面去除副产物和/或残余物，并且可以平滑(例如，通过锥形化)导电部件阻挡层52a，52b和52c以及导电部件粘合层50a，50b和50c的上部。修改的导电部件阻挡层52a'，52b'和52c'以及修改的导电部件粘合层50a'，50b'和50c'的平滑位于轮廓62处，随后，轮廓62的示例被进一步相对于图21示出和描述。蚀刻可以进一步调整修改的导电部件阻挡层52a'，52b'和52c'以及修改的导电部件粘合层50a'，50b'和50c'的高度(例如，减小相应的高度)，诸如通过增加蚀刻的持续时间。修改的第一，第二和第三导电部件粘合层50a'，50b'和50c'以及修改的第一，第二和第三导电部件阻挡层52a'，52b'和52c'可以具有如下面关于图21所述的各种尺寸。例如，可以通过湿蚀刻工艺来进行蚀刻。
在一些实例中，蚀刻包括两步湿蚀刻工艺。用第一湿蚀刻剂进行预处理。示例性第一湿蚀刻剂包括稀释的氢氟酸(dHF)酸。在一些实例中，可将dHF稀释成约一份氢氟酸(HF)比一百份或更多份去离子水(DIW)(1：≥100，HF：DIW)，诸如在从约一份HF酸比一百份DIW(1：100)至约1份HF酸比五百份DIW(1：500)的范围内。随后利用第二湿蚀刻剂实施第二步蚀刻。示例性第二湿蚀刻剂包括氢氟酸(HF)、过氧化氢(H2O2)、盐酸(HCl)等或它们的组合。在一些实例中，可将第二湿蚀刻剂稀释至约一份蚀刻剂比三十份或更少份数DIW(1：≤30)，诸如在从约一份蚀刻剂比五份DIW(1:5)至约一份蚀刻剂比三十份DIW(1:30)的范围内。两步湿蚀刻工艺的工艺时间可以在约30秒至约300秒的范围内，并且两步湿蚀刻工艺的工艺温度可以在约23℃的范围内(例如，室温)至约67℃的范围内。
预处理可以以约2nm/分钟至约5nm/分钟的范围内的速率蚀刻导电部件阻挡层52a，52b和52c上的副产品和/或残余物，并且可以以约0.3nm/分钟至约0.6nm/分钟的范围内的速率蚀刻导电部件阻挡层52a，52b和52c。预处理的蚀刻选择性(例如，副产物和/或残余物的蚀刻速率与导电部件阻挡层52a，52b和52c的蚀刻速率的比率)可以在约2至约12的范围内。第二步可以以从约0.5nm/分钟至约1nm/分钟的范围内的速率蚀刻导电部件阻挡层52a，52b和52c上的副产物和/或残余物，并且可以以从约0.3nm/分钟至约1.5nm/分钟的范围内的速率蚀刻导电部件阻挡层52a，52b和52c。第二步的蚀刻选择性(例如，副产物和/或残余物的蚀刻速率与导电部件阻挡层52a，52b和52c的蚀刻速率的比率)可以在约0.3至约3的范围内。
在一些实例中，可以原位实施两步湿蚀刻工艺。例如，可以实施示例性两步湿蚀刻工艺而不会对栅极堆叠件32造成损坏。可以使用具有不同工艺参数的其他蚀刻工艺。
图9示出了在开口42,44和46中并且在修改的导电部件阻挡层52a'，52b'和52c'上形成导电材料66。导电材料66可以是或包括金属，诸如钨，铜，铝，金，银，它们的合金等，或它们的组合，并且可以通过CVD，ALD，PVD或其他沉积技术来沉积。与存在副产物和/或残余物时(并因此形成缩窄)相比，平滑以形成例如修改的导电部件阻挡层52a'，52b'和52c'可以允许开口42,44和46的上部处的较大尺寸，并且较大的尺寸可允许导电材料66更好地填充开口42,44和46，而不会在开口42,44和46中的导电材料66中引起空隙。
图10示出了去除多余的导电材料66。在沉积导电材料66之后，例如，可以通过使用平坦化工艺(诸如CMP)去除第二ILD 40的顶面上方的多余导电材料66。平坦化工艺可以从第二ILD 40的顶面之上去除多余的导电材料66。这分别在开口42,44和46中形成包括导电材料66的导电部件70,72和74。导电部件70,72和74以及第二ILD 40的顶面可以是共面的。因此，包括导电材料66的导电部件70,72和74、阻挡层52a'，52b'和52c'以及粘合层50a'，50b'和50c'(以及可能地，硅化物区域)可以形成到对应的栅极堆叠件32和/或源极/漏极区36。如图10所示，导电部件70,72和74的导电材料66在其顶面处的宽度通过回拉阻挡层52和粘合层50而增加，这增大了各个后续导电部件可以接触的表面面积。
如前所示，一些实施例的方面可以应用于前段制程(FEOL)和中段制程(MEOL)工艺。导电部件70,72和74，包括形成导电部件70,72和74的工艺，可以实现FEOL和/或MEOL中的各个实施例的各方面。在FEOL和/或MEOL工艺中形成的其他导电部件可以类似地结合根据一些实施例的各个方面。例如，根据一些实施例可以形成替换栅极堆叠件。对于替换栅极堆叠件，可以与根据上文相对于图4至图8示出和描述的用于粘合层50和阻挡层52的相同或类似的工艺沉积和回拉在去除伪栅极堆叠件的位置处形成的诸如介电层和/或功函调整层(一个或多个)的共形层，并且可以沉积和形成类似于图9至图10中的导电材料66的栅电极。
图11示出了金属间电介质(IMD)80的形成。例如，IMD80可以包括蚀刻停止层(ESL)和诸如低k介电层的主要介电层。IMD 80沉积在第二ILD 40和导电部件70,72和74上方。例如，蚀刻停止层可以沉积在第二ILD 40和导电部件70,72和74上方。然后，例如，主要介电层沉积在蚀刻停止层上方。IMD80的蚀刻停止层和主要介电层可以是或包括与上面关于第一ILD38所述的相同的材料并且可以使用与上面关于第一ILD38所述的相同的技术来沉积。IMD80在沉积之后可以被平坦化，诸如通过CMP。
图12示出了穿过IMD80的开口82,84和86的形成。开口82,84和86分别暴露导电部件70,72和74，并用于形成分别至导电部件70,72和74的导电部件。例如，可以使用适当的光刻和蚀刻工艺来形成开口82,84和86。作为示例，开口84可以具有在从约10nm到约40nm的范围内的第五尺寸D5(例如，宽度)，并且可以具有在从约30nm到约50nm的范围内的第六尺寸D6(例如，高度)。开口84的纵横比(例如，第六尺寸D6与第五尺寸D5的比率)可以在约1至约5的范围内。
图13示出了粘合层90共形地形成在开口82,84和86中以及阻挡层92形成在粘合层90上。粘合层90共形地沉积在开口82,84和86中，诸如沉积在暴露的导电部件70,72和74上以及IMD80的侧壁上以及在IMD80的顶面上。阻挡层92共形地沉积在粘合层90上。粘合层90可以是或可以包括例如钛，钴，镍等或它们的组合，并且可以通过ALD，CVD或其他沉积技术来沉积。阻挡层92可以是或包括氮化钛，氧化钛，氮化钽，氧化钽等或它们的组合，并且可以通过ALD，CVD或其他沉积技术来沉积。粘合层90和阻挡层92可以具有如下所述的进一步处理之后的各种厚度。
图14示出了在开口82,84和86中并且在阻挡层92上方形成BARC 94。例如，BARC94可以是通过旋涂或其他沉积技术沉积的有机材料或另一种材料。BARC94可以初始沉积在开口82,84和86中并且到达IMD80的顶面之上和/或在阻挡层92的顶面之上的水平面。随后可以回蚀刻BARC94以具有在IMD 80的顶面下方的顶面。可以将BARC 94回蚀刻至IMD 80的顶面下方的第七尺寸D7，该第七尺寸D7可以在约10nm至约20nm的范围内。此外，第八尺寸D8为从开口84的底面(例如，导电部件72的顶面，其中，开口84形成至导电部件72)到BARC94的顶面。第八尺寸D8与第六尺寸D6的比率小于1，例如小于约0.5，并且更具体地，在从约0.2到约0.5的范围内。
回蚀刻可以是或包括干(例如，等离子体)蚀刻工艺。等离子体蚀刻工艺可以包括RIE，NBE，ICP蚀刻等，或它们的组合。可以用于等离子体蚀刻工艺的示例性蚀刻剂气体包括氩(Ar)气或另一种蚀刻剂气体。等离子体蚀刻工艺可以如上面关于图5所述。
图15示出了回拉(例如，通过蚀刻去除)阻挡层92和粘合层90的位于BARC94的顶面之上和开口82,84和86的上部区域处的部分。通过去除阻挡层92和粘合层90的位于BARC94的顶面之上和开口82,84和86的上部区域处的部分，分别在第一，第二和第三开口82,84和86中形成第一，第二和第三导电部件粘合层90a，90b和90c以及以及第一，第二和第三导电部件阻挡层92a，92b和92c。
可以使用蚀刻工艺去除阻挡层92和粘合层90的部分。蚀刻工艺可以包括两步湿蚀刻工艺，例如上面关于图6描述的预处理和第二步蚀刻。在去除阻挡层92和粘合层90的部分期间，BARC 94充当掩模。因此，例如第二导电部件粘合层90b和第二导电部件阻挡层92b的顶面可以是在距离IMD80的顶面的第七尺寸D7处和/或距离开口84的底面的第八尺寸D8处。此外，第二导电部件粘合层90b和第二导电部件阻挡层92b的顶面可以处于具有第八尺寸D8与第六尺寸D6的比率的位置处。
图16示出了去除BARC 94。可以通过诸如上面关于图7所描述的灰化工艺来去除BARC 94。在去除BARC 94之后，残余物和/或副产物可以位于各个开口82,84和86内部的导电部件阻挡层92a，92b和92c的上表面上。残留物和/或副产物处于轮廓60处，随后关于图20进一步示出并描述了轮廓60的实例。副产品和/或残留物可以由去除(例如，蚀刻)图15中的阻挡层92和粘合层90的部分而产生和/或从去除图16中的BARC94而产生。副产品和/或残余物可以减少导电部件阻挡层92a，92b和92c的上部处的各个开口82,84和86的尺寸和/或缩窄导电部件阻挡层92a，92b和92c的上部处的各个开口82,84和86。第一，第二和第三导电部件粘合层90a，90b和90c以及第一，第二和第三导电部件阻挡层92a，92b和92c可以具有如下面关于图20所述的各种尺寸。
图17示出了导电部件阻挡层92a，92b和92c以及导电部件粘合层90a，90b和90c的后续回拉(例如，蚀刻)以分别形成修改的导电部件阻挡层92a'，92b'和92c'以及修改导电部件粘合层90a'，90b'和90c'。蚀刻从导电部件阻挡层92a，92b和92c的上部的表面去除副产物和/或残余物，并且可以平滑(例如，通过锥形化)导电部件阻挡层92a，92b，和92c以及导电部件粘合层90a，90b和90c的上部。修改的导电部件阻挡层92a'，92b'和92c'以及修改的导电部件粘合层90a'，90b'和90c'的平滑处于轮廓62处，轮廓62的示例在随后的图21中被进一步示出和描述。蚀刻可以进一步调节修改的导电部件阻挡层92a'，92b'和92c'以及修改的导电部件粘合层90a'，90b'和90c'的高度(例如，减小相应的高度)，例如通过增加蚀刻的持续时间。修改的第一，第二和第三导电部件粘合层90a'，90b'和90c'以及修改的第一，第二和第三导电部件阻挡层92a'，92b'和92c'可以具有如下关于图21所述的各种尺寸。例如，蚀刻可以通过诸如通过图8描述的湿蚀刻工艺来进行。
图18示出了在开口82,84和86中以及修改的导电部件阻挡层92a'，92b'和92c'上形成导电材料96。导电材料96可以是或包括诸如钨、铜、铝、金、银的金属、它们的合金等或它们的组合，并且可以通过CVD，ALD，PVD或其他沉积技术来沉积。与存在副产物和/或残余物时(并且因此形成缩窄)相比，平滑以形成例如修改的导电部件阻挡层92a'，92b'和92c'可以允许开口82,84和86的上部处的较大尺寸，并且较大的尺寸可以允许导电材料96更好地填充开口82,84和86，而在开口82,84和86中的导电材料96中没有空隙。
图19示出了去除多余的导电材料96。在沉积导电材料96之后，例如，通过使用平坦化工艺(例如CMP)可以去除IMD80的顶面上的多余导电材料96。平坦化工艺可以从IMD 80的顶面之上去除多余的导电材料96。这在开口82,84和86中分别形成包括导电材料96的导电部件100,102和104。导电部件100,102和104以及IMD80的顶面可以是共面的。因此，可以将包括导电材料96的导电部件100,102和104、阻挡层92a'，92b'和92c'以及粘合层90a'，90b'和90c'形成至相应的导电部件70,72和74。
如前所示，一些实施例的各个方面可以应用于后段制程(BEOL)工艺。导电部件100,102和104(包括形成导电部件100,102和104的工艺)可以实现BEOL处理中的各个实施例的各方面。在BEOL工艺中形成的其他导电部件可以类似地结合根据一些实施例的各方面。
图20示出了根据一些实施例的穿过介电层110的开口118中的粘合层112和阻挡层114的轮廓60。可以在如图7和图16所示的处理期间形成轮廓60。在开口118内部的阻挡层114的上表面上形成副产物和/或残留物116。该副产物和/或残留物116可以由蚀刻如图6和图15所示的粘合层112和阻挡层114而形成，和/或由去除例如图7和图16中的BARC而形成。副产品和/或残留物116缩窄开口118，例如，副产品和/或残留物116减小开口118的尺寸。例如，由于副产物和/或残留物116的存在，开口118在阻挡层114的上部区域处具有缩窄的宽度WC。
粘合层112具有第九尺寸D9(例如，粘合层112的顶部处的厚度)，其可以在约0.5nm至约1nm的范围内，并且具有第十尺寸D10(例如，粘合层112的底部处的厚度)，其可以在从约1nm至约2nm的范围内。第九尺寸D9和第十尺寸D10可以是粘合层112在尺寸的相应位置处的沉积厚度。第十尺寸D10与第九尺寸D9的比率可以在约1至约4的范围内。沿着开口118的侧壁的粘合层112的厚度可以以0.4nm/10nm深度的速率从粘合层112的顶部处的厚度(例如，第九尺寸D9)降低至粘合层112的底部处的厚度(例如，第十尺寸D10)。
阻挡层114具有第十一尺寸D11(例如，阻挡层114的顶部处的厚度)，其可以在约1.5nm至约2.5nm的范围内，并且具有第十二尺寸D12(例如，阻挡层114的底部处的厚度)，其可以在从约1.5nm到约2.5nm的范围内。第十一尺寸D11和第十二尺寸D12可以是阻挡层114在尺寸的相应位置处的沉积厚度。第十二尺寸D12与第十一尺寸D11的比率可以在从约1至约1.7的范围内。沿着粘合层112的垂直部分的阻挡层114的厚度可以以0.2nm/10nm深度的速率从阻挡层114的顶部处的厚度(例如，第十一尺寸D11)降低至阻挡层114的底部处的厚度(例如，第十二尺寸D12)。
粘合层112和阻挡层114具有距离介电层110的顶面第十三尺寸D13以及距开口118的底面第十四尺寸D14的相应顶面。第十三尺寸D13对应于图6中的第三尺寸D3和图14中的第七尺寸D7。第十四尺寸D14对应于图6中的第四尺寸D4和图14中的第八尺寸D8。
图21示出根据一些实施例的穿过介电层110的开口118中的修改的粘合层112'和修改的阻挡层114'的轮廓62。轮廓62可以在图8和17所示的处理期间形成。参考图8和17描述的蚀刻从阻挡层114的上表面去除副产物和/或残留物116。此外，蚀刻可以蚀刻阻挡层114和粘合层112，以平滑或锥化阻挡层114和粘合层112，这可以导致修改的粘合层112'和修改的阻挡层114'。因此该蚀刻工艺可以去除至少部分由副产品和/或残留物116引起的开口118的缩窄。例如，图21中的开口118在修改的阻挡层114'的上部区域处具有大于图20中的缩窄宽度WC的上部宽度WU。例如，上部宽度WU可以比缩窄宽度WC大约1nm至约5nm的范围内。
修改的阻挡层114'具有第十五尺寸D15(例如，修改的阻挡层114'的顶部处的厚度)，其可以在约0.2nm至约1.2nm的范围内，并且具有第十六尺寸D16(例如，修改的阻挡层114'的底部处的厚度)，其可以在从约1.5nm至约2.5nm的范围内。第十六尺寸D16与第十五尺寸D15的比率可以在约1至约10的范围内。沿着修改的粘合层112'的垂直部分的修改的阻挡层114'的厚度可以0.5nm/10nm深度的速率从修改的阻挡层114'的顶部处的厚度(例如，第十五尺寸D15)降低至修改的阻挡层114'的底部处的厚度(例如，第十六尺寸D16)。
第十五尺寸D15与第十一尺寸D11的比率(例如，蚀刻之后的阻挡层114'与蚀刻之前的阻挡层114在顶部处的厚度的比率)可以小于1，诸如在从约0.1到约0.8的范围内。第十六尺寸D16与第十二尺寸D12的比率(例如，蚀刻之后的阻挡层114'与蚀刻之前的阻挡层114在底部处的厚度的比率)可以小于1，诸如在从约0.6至约0.9的范围内。在一些实例中，通过蚀刻减薄阻挡层114的速率可以为约0.3nm/分钟至约1.5nm/分钟。第十二尺寸D12与第十一尺寸D11的比率(RD12：D11)与第十六尺寸D16与第十五尺寸D15的比率(RD16：D15)之间的变化(例如，RD12：D11减去RD16：D15)可以是在约0.9至约1的范围内。
修改的粘合层112'通常不被横向蚀刻，因为在许多实例中，修改的阻挡层114'保留在修改的粘合层112'上。然而，在一些实例中，在修改的阻挡层114'被去除的位置处，修改的粘合层112'可以被横向蚀刻。在这些实例中，修改的粘合层112'可以具有如上所述相对于修改的阻挡层114'改变的厚度。
修改的阻挡层114'具有距离介电层110的顶面第十七尺寸D17处且距离开口118的底面第十八尺寸D18处的顶面。修改的粘合层112'具有距离介电层110的顶面第十九尺寸D19处，且距离开口118的底面第二十尺寸D20处的顶面。蚀刻可以导致阻挡层层114和粘合层112的高度(例如，第十四尺寸D14)分别减小到例如第十八尺寸D18和第二十尺寸D20。在一些实例中，阻挡层114的高度比粘合层112的高度减小的更多，这是因为阻挡层114在阻挡层114的顶面处经受垂直蚀刻和横向蚀刻，而粘合层112通常仅经历垂直蚀刻，直到阻挡层114从粘合层112横向去除，这可以之后引起粘合层经受横向蚀刻。
第十四尺寸D14与第十八尺寸D18之间的差异(例如，第十四尺寸D14减去第十八尺寸D18)以及相反地，第十七尺寸D17与第十三尺寸D13之间的差异(例如，第十七尺寸D17减去第十三尺寸D13)可以在约1nm至约5nm的范围内。类似地，第十四尺寸D14与第二十尺寸D20之间的差异(例如，第十四尺寸D14减去第二十尺寸D20)以及相反地，第十九尺寸D19与第十三尺寸D13之间的差异(例如，第十九尺寸D19减去第十三尺寸D13)可以在约1nm至约5nm的范围内。第二十尺寸D20与第十八尺寸D18之间的差异(例如，第二十尺寸D20减去第十八尺寸D18)，以及相反地，第十七尺寸D17与第十九尺寸D19之间的差异(例如，第十七尺寸D17减去第十九尺寸D19)可以在约1nm至约5nm的范围内。
一些实施例可以实现优点。通过去除开口或凹槽的上部处的缩窄(例如，至少部分地由副产品和/或残余物引起)，将形成导电部件的导电材料可以更容易地沉积在开口或凹槽中，而不会在开口或凹槽中形成空隙。特别是当导电部件的尺寸较小时，导电部件中的空隙会导致导电部件的较高电阻或导电部件完全失效，诸如不能建立电接触。因此，减少空隙形成可能是有利的，特别是在诸如7nm和更小的小技术节点中。此外，在一些实施例中，通过第二回拉可以更好地调节导电部件中的粘合层和阻挡层的高度。
一个实施例是一种方法。沿着侧壁形成阻挡层。沿着侧壁回蚀刻阻挡层的部分。在回蚀刻阻挡层的部分之后，沿着侧壁平滑阻挡层的上部。沿着阻挡层和在阻挡层的平滑的上部上方形成导电材料。
另一个实施例是一种结构。该结构包括介电层、阻挡层和导电材料。介电层具有侧壁。阻挡层沿着侧壁，阻挡层的上表面位于介电层的顶面下方。阻挡层的上部的厚度小于阻挡层的下部的厚度。导电材料沿着阻挡层并且位于阻挡层的上表面上方。导电材料的顶面与介电层的顶面共面。
又一个实施例是一种方法。在半导体衬底上方形成介电层，穿过介电层形成开口。在开口中共形地形成阻挡层。从开口中去除阻挡层的第一上部。在去除阻挡层的第一上部之后，阻挡层的剩余上部位于开口中。在去除阻挡层的第一上部之后，蚀刻阻挡层。在开口中的阻挡层上形成导电材料。导电材料的顶面与介电层的顶面共面，导电材料具有位于阻挡层的剩余上部之上的部分。
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：沿着侧壁形成阻挡层；沿着所述侧壁回蚀刻所述阻挡层的部分；在回蚀刻所述阻挡层的所述部分之后，沿着所述侧壁平滑所述阻挡层的上部；以及沿着所述阻挡层和在所述阻挡层的平滑的所述上部上方形成导电材料。
在上述方法中，还包括沿所述侧壁形成粘合层，所述粘合层设置在所述侧壁和所述阻挡层之间。
在上述方法中，回蚀刻所述阻挡层的所述部分包括：沿着所述阻挡层形成掩蔽材料；沿着所述侧壁和在所述掩蔽材料之上蚀刻所述阻挡层的所述部分；以及去除所述掩蔽材料。
在上述方法中，沿着所述侧壁平滑所述阻挡层的所述上部去除了由回蚀刻所述阻挡层的上部引入的残留物，副产物或它们的组合。
在上述方法中，沿着所述侧壁平滑所述阻挡层的所述上部减小了沿着所述侧壁的所述阻挡层的所述上部的厚度。
在上述方法中，平滑所述阻挡层的上部包括使用湿蚀刻工艺。
在上述方法中，平滑所述阻挡层的上部包括：利用以一份第一蚀刻剂比一百份以上的去离子水的比率在去离子水中稀释的第一蚀刻剂对所述阻挡层实施处理；以及在对所述阻挡层实施所述处理后，利用以一份第二蚀刻剂比三十份以下的去离子水的比率在去离子水中稀释的第二蚀刻剂蚀刻所述阻挡层。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：介电层，具有侧壁；阻挡层，沿着所述侧壁，所述阻挡层的上表面位于所述介电层的顶面下方，所述阻挡层的上部的厚度小于所述阻挡层的下部的厚度；以及导电材料，沿着所述阻挡层并且位于所述阻挡层的上表面上方，所述导电材料的顶面与所述介电层的顶面共面。
在上述半导体结构中，在所述导电材料与所述阻挡层的上部之间没有残余物且没有副产物。
在上述半导体结构中，其中，所述导电材料中不存在空隙。
在上述半导体结构中，所述导电材料邻接所述介电层的在所述阻挡层的上表面之上的侧壁。
在上述半导体结构中，还包括沿所述侧壁的粘合层，所述粘合层设置在所述介电层的侧壁和所述阻挡层之间。
在上述半导体结构中，所述介电层是层间电介质(ILD)，并且所述导电材料和所述阻挡层是至半导体衬底上的源极/漏极区的导电部件的至少部分，所述层间电介质被设置在所述半导体衬底上方。
在上述半导体结构中，所述介电层是金属间电介质(IMD)，并且所述导电材料和所述阻挡层是所述金属间电介质中的导电部件的至少部分。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：在半导体衬底上方形成介电层；穿过所述介电层形成开口；在所述开口中共形地形成阻挡层；从所述开口中去除所述阻挡层的第一上部，在去除所述阻挡层的所述第一上部之后，所述阻挡层的剩余上部位于所述开口中；在去除所述阻挡层的第一上部之后，蚀刻所述阻挡层；和在所述开口中的所述阻挡层上形成导电材料，所述导电材料的顶面与所述介电层的顶面共面，所述导电材料具有位于所述阻挡层的剩余上部之上的部分。
在上述方法中，从所述开口去除所述阻挡层的所述第一上部包括：在所述开口中和所述阻挡层上形成掩蔽材料，所述掩蔽材料具有在所述介电层的顶面下方的顶面；和当所述掩蔽材料位于所述开口中时，从所述掩蔽材料的顶面之上去除所述阻挡层的第一上部；和去除所述掩蔽材料，其中，蚀刻所述阻挡层包括去除由去除所述阻挡层的所述第一上部、去除所述掩蔽材料或它们的组合产生的残余物，副产物或它们的组合。
在上述方法中，蚀刻所述阻挡层减小了所述阻挡层的剩余上部的厚度。
在上述方法中，蚀刻所述阻挡层包括使用湿蚀刻工艺。
在上述方法中，蚀刻所述阻挡层包括：利用以一份第一蚀刻剂比一百份以上的去离子水的比率在去离子水中稀释的第一蚀刻剂对所述阻挡层实施处理；以及在对所述阻挡层实施所述处理后，利用以一份第二蚀刻剂比三十份以下的去离子水的比率在去离子水中稀释的第二蚀刻剂蚀刻所述阻挡层。
在上述方法中，还包括在所述开口中共形地形成粘合层，所述阻挡层共形地形成在所述开口中的粘合层上。
上面概述了若干实施例的部件，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
沿着侧壁形成阻挡层；
沿着所述侧壁回蚀刻所述阻挡层的部分，其中，回蚀刻所述阻挡层的所述部分暴露所述侧壁的上部侧壁；
在回蚀刻所述阻挡层的所述部分之后，沿着所述侧壁平滑所述阻挡层的上部；以及
沿着所述阻挡层和在所述阻挡层的平滑的所述上部上方以及沿着所述侧壁的所述上部侧壁形成导电材料，
其中，回蚀刻所述阻挡层的所述部分包括：
沿着所述阻挡层形成掩蔽材料；
沿着所述侧壁和在所述掩蔽材料之上蚀刻所述阻挡层的所述部分；以及
去除所述掩蔽材料，
其中，所述平滑通过第二次蚀刻进行，所述第二次蚀刻包括去除由去除所述阻挡层的所述部分、去除所述掩蔽材料或它们的组合产生的残余物，副产物或它们的组合，并且使得所述阻挡层的厚度和高度减小。
2.根据权利要求1所述的方法，还包括沿所述侧壁形成粘合层，所述粘合层设置在所述侧壁和所述阻挡层之间，其中，通过后续回拉平滑所述阻挡层和所述粘合层，使得所述阻挡层和所述粘合层的上部锥形化，所述后续回拉包括对所述阻挡层和所述粘合层执行的两步湿蚀刻工艺。
3.根据权利要求1所述的方法，其中，在所述第二次蚀刻前，所述阻挡层的厚度以0.2nm/10nm深度的速率从所述阻挡层的顶部处的厚度降低至所述阻挡层的底部处的厚度，在所述第二次蚀刻后，所述阻挡层的厚度以0.5nm/10nm深度的速率从所述阻挡层的顶部处的厚度降低至所述阻挡层的底部处的厚度。
4.根据权利要求1所述的方法，其中，所述第二次蚀刻包括预处理和第二步蚀刻的两步湿蚀刻工艺，在所述预处理期间，副产物和/或残余物的蚀刻速率与所述阻挡层的蚀刻速率的比率在2至12的范围内，在所述第二步蚀刻期间，副产物和/或残余物的蚀刻速率与所述阻挡层的蚀刻速率的比率在0.3至3的范围内。
5.根据权利要求1所述的方法，其中，通过所述第二次蚀刻减薄所述阻挡层的速率为0.3nm/分钟至1.5nm/分钟。
6.根据权利要求1所述的方法，其中，平滑所述阻挡层的上部包括使用湿蚀刻工艺。
7.根据权利要求1所述的方法，其中，平滑所述阻挡层的上部包括：
利用以一份第一蚀刻剂比一百份以上的去离子水的比率在去离子水中稀释的第一蚀刻剂对所述阻挡层实施处理；以及
在对所述阻挡层实施所述处理后，利用以一份第二蚀刻剂比三十份以下的去离子水的比率在去离子水中稀释的第二蚀刻剂蚀刻所述阻挡层。
8.一种半导体结构，包括：
介电层，具有侧壁；
阻挡层，沿着所述侧壁，所述阻挡层的上表面位于所述介电层的顶面下方，所述阻挡层的上部的厚度小于所述阻挡层的下部的厚度；以及
导电材料，沿着所述阻挡层并且位于所述阻挡层的上表面上方以及沿着所述阻挡层的上表面上方所述介电层的上部侧壁，所述导电材料的顶面与所述介电层的顶面共面，所述阻挡层沿着所述导电材料的整个低表面，
半导体结构还包括沿着所述侧壁的粘合层，所述粘合层设置在所述介电层的侧壁和所述阻挡层之间，
所述粘合层的上表面的顶部边缘与所述介电层的上表面间隔开，所述阻挡层的上表面低于所述粘合层的上表面，所述粘合层的上表面低于所述介电层的上表面。
9.根据权利要求8所述的半导体结构，其中，在所述导电材料与所述阻挡层的上部之间没有残余物且没有副产物。
10.根据权利要求8所述的半导体结构，其中，所述导电材料中不存在空隙。
11.根据权利要求8所述的半导体结构，其中，所述导电材料邻接所述介电层的在所述阻挡层的上表面之上的侧壁。
12.根据权利要求8所述的半导体结构，其中，沿着所述粘合层的垂直部分的所述阻挡层的厚度以0.5nm/10nm深度的速率从所述阻挡层的顶部处的厚度降低至所述阻挡层的底部处的厚度。
13.根据权利要求8所述的半导体结构，其中，所述介电层是层间电介质(ILD)，并且所述导电材料和所述阻挡层是至半导体衬底上的源极/漏极区的导电部件的至少部分，所述层间电介质被设置在所述半导体衬底上方。
14.根据权利要求8所述的半导体结构，其中，所述介电层是金属间电介质(IMD)，并且所述导电材料和所述阻挡层是所述金属间电介质中的导电部件的至少部分。
15.一种形成半导体器件的方法，包括：
在半导体衬底上方形成介电层；
穿过所述介电层形成开口；
在所述开口中共形地形成阻挡层；
从所述开口中去除所述阻挡层的第一上部，其中，去除所述阻挡层的所述第一上部暴露所述介电层的上部侧壁，在去除所述阻挡层的所述第一上部之后，所述阻挡层的剩余上部位于所述开口中；
在去除所述阻挡层的第一上部之后，蚀刻所述阻挡层；和
在所述开口中的所述阻挡层上形成导电材料，所述导电材料的顶面与所述介电层的顶面共面，所述导电材料具有位于所述阻挡层的剩余上部之上且沿着所述介电层的上部侧壁的部分，
其中，从所述开口去除所述阻挡层的所述第一上部包括：
在所述开口中和所述阻挡层上形成掩蔽材料，所述掩蔽材料具有在所述介电层的顶面下方的顶面；和
当所述掩蔽材料位于所述开口中时，从所述掩蔽材料的顶面之上去除所述阻挡层的第一上部；和
去除所述掩蔽材料，
其中，蚀刻所述阻挡层包括去除由去除所述阻挡层的所述第一上部、去除所述掩蔽材料或它们的组合产生的残余物，副产物或它们的组合，并且使得所述阻挡层的厚度和高度减小。
16.根据权利要求15所述的方法，其中，通过所述蚀刻减薄所述阻挡层的速率为0.3nm/分钟至1.5nm/分钟。
17.根据权利要求15所述的方法，其中，所述导电材料中没有空隙。
18.根据权利要求15所述的方法，其中，蚀刻所述阻挡层包括使用湿蚀刻工艺。
19.根据权利要求15所述的方法，其中，蚀刻所述阻挡层包括：
利用以一份第一蚀刻剂比一百份以上的去离子水的比率在去离子水中稀释的第一蚀刻剂对所述阻挡层实施处理；以及
在对所述阻挡层实施所述处理后，利用以一份第二蚀刻剂比三十份以下的去离子水的比率在去离子水中稀释的第二蚀刻剂蚀刻所述阻挡层。
20.根据权利要求15所述的方法，还包括在所述开口中共形地形成粘合层，所述阻挡层共形地形成在所述开口中的粘合层上。
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