KR100596489B1 - 금속배선을 갖는 반도체 장치 및 이의 제조방법 - Google Patents

금속배선을 갖는 반도체 장치 및 이의 제조방법 Download PDF

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Abstract

콘택 플러그의 손상을 방지할 수 있는 금속배선을 갖는 반도체 장치 및 이의 제조 방법에 있어서, 반도체 기판 상에 절연막을 형성한 후 상기 절연막을 패터닝하여 상기 기판을 노출시키는 콘택홀을 형성한다. 이어서, 상기 콘택홀 내에 콘택 플러그를 형성한 후 노출된 상기 콘택 플러그를 에치백하여 리세스된 콘택 플러그를 형성한다. 이어서, 상기 리세스로 인해 노출된 콘택홀 입구를 매몰하면서 결과물을 금속층을 형성한다. 이후, 상기 금속층을 패터닝하여 상기 리세스된 콘택 플러그와 전기적으로 연결되는 금속배선을 형성을 형성한다. 상술한 방법으로 형성되는 금속배선은 콘택 플러그의 손상 없이 형성할 수 있어 콘택 불량이 발생하지 않는다.

Description

금속배선을 갖는 반도체 장치 및 이의 제조방법{APPARATUS FOR A SEMICONDUCTOR DEVICE HAVING A METAL WIRING AND METHOD OF MANUFACTURING A METAL WIRING THEROF}
도 1은 콘택 플러그와 전기적으로 연결되는 종래의 금속배선의 형성 방법을 나타내는 공정흐름도이다.
도 2는 도 1과 같은 방법으로 형성되는 반도체 장치를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 콘택 플러그와 연결되는 금속배선을 포함하는 반도체 장치를 나타내는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 콘택 플러그와 연결되는 금속배선을 포함하는 반도체 장치를 나타내는 단면도이다.
도 5 내지 도 11은 본 발명의 제1실시예에 따른 금속배선을 포함하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
도 12 내지 도 18은 본 발명의 제2 실시예에 따른 금속배선을 포함하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
도 19 내지 도 24는 본 발명의 제3 실시예에 따른 금속배선을 포함하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 120a : 절연 패턴
122 : 콘택홀 124 : 베리어막
128 : 콘택 플러그 128a : 리세스된 콘택 플러그
130a : 금속배선 132a : 하드마스크
본 발명은 반도체 소자의 배선 형성 방법에 관한 것으로, 보다 상세하게는 콘택 플러그와 연결되는 금속 배선을 갖는 반도체 장치 및 이의 제조 방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 반도체 소자가 요구되고 있다. 반도체 소자의 데이터 전송속도를 높이기 위해서는 하나의 칩(chip)상에 고집적도로 셀(cell)들을 집적시켜야한다.
따라서, 반도체 소자에 셀들을 집적시키기 위해 디자인 룰(design rule)을 축소시키는 작업이 활발하게 진행되고 있다. 상기와 같은 디자인 룰의 축소 작업으로 반도체 소자의 배선들은 입체적인 형태를 갖으며 다층으로 형성되고 있다.
상기와 같이 배선을 다층으로 형성함으로서 상기 층간 배선들을 전기적으로 연결시키기 위해 콘택이 필요하다. 상기 콘택(contact)은 실리콘 기판 또는 도핑된 폴리실리콘 기판에 금속배선을 연결시키는 콘택 플러그로, 상기 기판과 금속배선의 접촉 저항을 낮추는 역할을 한다. 상기 콘택은 베리어막과 콘택 플러그(contact plug)를 포함한다. 상기 콘택 플러그를 형성하는 물질로 전도성 폴리실리콘 또는 텅스텐 금속을 사용하는 것이 일반적이다. 이후, 상기 콘택 플러그 상에 금속배선이 형성된다. 상기 금속배선은 상기 콘택 플러그로 인해 상기 반도체 기판과 전기적으로 연결된다.
도 1은 콘택 플러그와 전기적으로 연결되는 종래의 금속배선의 형성 방법을 나타내는 공정흐름도이고, 도 2는 도 1과 같은 방법으로 형성되는 콘택 플러그와 금속배선을 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 게이트 전극이 형성된 반도체 기판(10)의 상부에 절연막을 형성한다. 이후 상기 절연막을 패터닝하여 상기 반도체 기판(10)의 표면 및 게이트 전극을 노출시키는 콘택홀들을 형성한다(단계 S10). 상기 콘택홀들의 형성으로 절연막은 절연막 패턴(14)으로 형성된다.
이어서, 콘택 크리닝(cleaning) 공정을 수행한 후, 상기 콘택홀들 및 절연막 패턴(14)의 상에 균일한 두께를 갖는 베리어막(16)을 형성한다(단계 S20). 이어서, 상기 베리어막 상에 콘택홀을 매몰시키는 폴리실리콘층을 형성한다. 이후 상기 절연막 패턴(14)의 표면이 노출되도록 상기 폴리실리콘층을 화학적 기계적 연마하여 콘택홀 내에만 존재하는 콘택 플러그(18)들을 형성한다(단계 S30).
이어서, 콘택 플러그(18)들을 포함하는 절연막 패턴(14)상에 텅스텐 금속층을 형성한다.(단계 S40) 이후, 상기 콘택 플러그(18)들과 전기적으로 연결되는 텅스텐 배선(20)의 형성영역을 정의하는 식각마스크(도시하지 않음)를 상기 텅스텐 금속층 상에 형성한다. 이어서, 상기 식각 마스크에 노출된 텅스텐층을 건식 식각하여 상기 콘택 플러그(18)들과 전기적으로 연결되는 텅스텐 배선(20)을 형성한다.(단계 S50)
그러나, 13㎛급 이하의 반도체 소자에서는 상기 콘택 플러그(18)와 금속 배선(20)이 거의 동일한 면적을 갖기 때문에 상기 식각 마스크는 사진식각 공정의 오정렬로 인하여 상기 콘택 플러그(18)와 미스 얼라인 될 수 있다. 상기 식각 마스크가 상기 콘택 플러그(18)와 미스 얼라인되면, 상기 금속 배선(20)을 형성하기 위한 텅스텐층의 건식 식각공정시 상기 콘택 플러그(18)가 손상되어 도 2에 도시된 바와 같이 상기 콘택 플러그(18)에 리세스(D)가 형성된다.
상기 리세스(R)는 상기 텅스텐 금속층과 콘택 플러그와의 식각 선택비의 차이로 인해 상기 텅스텐 금속층의 건식 식각 공정시 노출된 콘택 플러그의 표면이 급속히 식각되므로서 생성되어 상기 금속배선과 콘택 불량을 초래한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 상기 콘택 플러그 손상을 방지하는 구조의 금속배선을 포함하는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 콘택 플러그의 손상을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예로서, 반도체 장치는 기판 및 상기 기판 상에 형성되고, 상기 기판의 표면을 노출시키는 콘택홀을 갖는 단일 의 절연막 패턴을 포함한다. 상기 리세스된 콘택 플러그는 상기 콘택홀 내에 존재하고, 상기 콘택홀의 깊이보다 낮은 높이를 갖는다. 금속 패턴은 상기 콘택홀 내에서 리세스된 콘택 플러그와 연결되는 하부금속 패턴과 상기 하부금속 패턴과 연결되고 상기 절연 패턴 상에 존재하는 상부 금속패턴을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예로서, 반도체 장치는 제1 및 제2도전성 패턴이 형성된 기판 상에 형성되고, 상기 제1도전성 패턴의 표면을 노출시키는 제1콘택홀과 상기 제2도전성 패턴의 표면을 노출시키는 제2 콘택홀을 갖는 절연막 패턴을 포함한다. 상기 리세스된 콘택 플러그는 상기 제1콘택홀 내에 존재하고, 상기 제1콘택홀의 깊이보다 낮은 높이를 갖는다. 제1 금속배선은 상기 리세스된 콘택 플러그와 연결되고, 상기 절연 패턴 상에 존재한다. 제2금속배선은 상기 제2도전성 패턴과 연결되고, 상기 절연 패턴 상에 존재한다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예로서, 기판 상에 상기 기판의 표면을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성한다. 이어서, 상기 콘택홀 내에 상기 콘택홀의 깊이 보다 낮은 높이를 갖는 콘택 플러그를 형성한다. 이후 상기 콘택 플러그와 연결되고, 상기 절연 패턴 상에 형성되는 금속 배선을 형성한다.
상기 기판에 금속실리사이드막이 형성된 소오스/드레인 및 금속실리사이드막이 형성된 게이트 전극을 형성하는 단계를 더 포함하는 것이 바람직하다. 상기 콘택홀 형성후 결과물 상에 베리어막 연속적으로 더 형성할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 다른 실시예로서, 제1 및 제2 도전성 패턴이 형성된 기판 상에 상기 제1도전성 패턴을 노출시키는 제1콘택홀을 갖는 제1절연 패턴을 형성한다. 이어서, 상기 제1콘택홀 내에 제1 콘택홀 깊이보다 낮은 높이를 갖는 콘택 플러그를 형성한다. 이어서, 상기 제1절연막 패턴을 패터닝하여 상기 제2도전성 패턴을 노출시키는 제2콘택홀 갖는 제2절연 패턴을 형성한다. 이후, 상기 콘택 플러그와 제2 도전성 패턴에 각각 연결되고, 상기 제2절연 패턴 상에 형성되는 금속배선들을 형성한다.
상기한 다른 목적을 달성하기 위한 본 발명의 또 다른 실시예로서, 제1 및 제2도전성 패턴이 형성된 기판 상에 상기 제1도전성 패턴을 노출시키는 제1콘택홀과 상기 제2도전성 패턴을 노출시키는 제2콘택홀을 갖는 절연 패턴을 형성한다. 이어서, 상기 제1 및 제2 콘택홀의 내에 상기 제1 및 제2 콘택홀 깊이보다 낮은 높이를 갖는 콘택 플러그들을 형성한다. 이후 상기 콘택 플러그들과 각각 연결되고, 상기 절연 패턴 상에 형성되는 금속배선들을 형성한다.
여기서, 상기 콘택 플러그가 형성된 결과물 상에 베리어막을 연속적으로 더 형성하는 것이 바람직하고, 상기 콘택 플러그는 콘택홀을 매몰시키면서, 절연 패턴을 덮는 폴리실리콘층을 형성하고, 상기 절연 패턴의 표면이 노출되도록 상기 폴리실리콘막을 화학적 기계적 연마하여 폴리실리콘 패턴을 형성한 후 상기 폴리실리콘 패턴을 에치백하여 형성하는 것이 바람직하다.
본 발명에 의하면, 상기 리세스된 콘택 플러그가 존재하는 콘택홀 내에는 금속배선의 일부가 존재하기 때문에 금속배선을 형성 영역을 정의하는 식각 마스크의 미스 얼라인 되어도, 상기 콘택 플러그의 손상없이 금속배선을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 일 실시예들에 따른 반도체 장치를 상세히 설명하고자 한다.
도 3은 본 발명의 일 실시예에 따른 콘택 플러그와 연결되는 금속배선을 포함하는 반도체 장치를 나타내는 단면도이다.
도 3을 참조하면, 반도체 장치는 기판(100), 콘택홀(도시하지 않음)을 갖는 절연 패턴(120a), 콘택홀 내에 존재하는 리세스된 콘택 플러그(128a) 및 상기 리세스된 콘택 플러그(128a)와 연결되는 금속배선(130a)을 포함한다.
기판(100)은 통상의 STI(shallow trench isolation; STI) 방법에 의해 액티브 영역(도시하지 않음)과 필드 영역(도시하지 않음)으로 구분된다. 상기 기판은 질화막 스페이서를 갖는 게이트 전극 및 소오스/드레인이 형성되어 있는 반도체 기판이다. 상기 기판(100)에 형성된 게이트 전극 및 소오스/드레인 상에는 금속 실리사이드막(도시하지 않음)이 형성된다.
절연 패턴(120a)은 기판(100) 상에 절연물을 증착 및 평탄화 공정을 수행하여 절연막을 형성한 후 상기 절연막에 상기 기판의 표면을 노출시키는 콘택홀(contact hole)을 형성함으로서 형성된다. 상기 절연물은 평탄화 특성이 우수한 BPSG(borophospho silicate glass), USG(undopedsilicate glass)등을 사용할 수 있다.
베리어막 패턴(124a)은 콘택홀 내부 즉, 상기 콘택홀의 측면 및 저면에 균일한 두께로 형성된다. 상기 베리어막은 이후 콘택 플러그 형성시 상기 콘택 플러그를 구성하는 도전성물질이 절연 패턴 내부로 확산되는 것을 방지하는 역할을 하고, 접합특성 및 콘택 저항을 감속시키는 역할을 한다.
리세스된 콘택 플러그(128a)는 상기 콘택홀 내에 존재하고, 상기 콘택홀의 깊이보다 낮은 높이를 갖는다. 바람직하게는 상기 리세스된 콘택 플러그는 상기 콘택홀의 깊이의 4/5 내지 9/10에 해당하는 높이를 갖는다. 상기 리세스된 콘택 플러그는 상기 콘택홀 내에 폴리실리콘 물질을 매몰시켜 콘택 플러그(도시하지 않음)를 형성한 후 이를 식각(에치백)함으로서 형성된다. 상기 콘택 플러그의 식각으로 상기 콘택홀 내에는 리세스 영역(도시하지 않음)이 존재한다.
금속배선(130a)은 상기 콘택홀의 리세스 영역(도시하지 않음)에 존재하는 하부 금속패턴(M2)과 절연 패턴(120a) 상에 형성되는 상부 금속패턴(M1)을 포함한다 상기 하부 금속패턴(M2)은 상기 콘택홀 내에 존재하며, 상기 리세스된 콘택 플러그와 연결된다. 상기 상부 금속패턴(M1)은 상기 하부 금속패턴과 연결되고 상기 절연 패턴 상에 형성된다. 상기 금속배선(130a)은 텅스텐 물질로 형성되는 비트라인인 것이 바람직하다.
상술한 반도체 장치는 상기 금속배선의 형성 영역을 정의하는 마스크 패턴(132)이 미스 얼라인된 상태에서 상기 금속배선(130a)을 형성하기 위한 건식 식각공정을 수행하여도 상기 리세스된 콘택 플러그(128a)는 손상되지 않는다. 즉, 식각공정시 상기 하부 금속패턴(M2)이 상기 콘택홀 내에 존재하여 식각공정시 상기 리세스된 콘택 플러그(128a)가 노출되지 않기 때문이다.
도 4는 본 발명의 다른 실시예에 따른 콘택 플러그와 연결되는 금속배선을 포함하는 반도체 장치를 나타내는 단면도이다.
도 4를 참조하면, 제1 및 제2도전성 패턴(212, 210)이 형성된 기판(200), 제1 및 제2콘택홀(도시하지 않음)을 갖는 절연 패턴(220b), 제1콘택홀 내에 존재하는 리세스된 콘택 플러그(228a), 상기 리세스된 콘택 플러그와 연결되는 제1금속배선(230a) 및 제2도전성 패턴(210)이 연결되는 제2금속배선(230b)을 포함한다.
기판(200)은 통상의 STI(shallow trench isolation; STI) 방법으로 형성된 소자 분리패턴(202)에 의해 액티브 영역(도시하지 않음)과 필드 영역(도시하지 않음)으로 구분된다. 상기 기판은 질화막 스페이서를 갖는 게이트 전극(210) 및 소오스/드레인(212)이 형성되어 있는 반도체 기판이다. 상기 기판(200)에 형성된 게이트 전극(210) 및 소오스/드레인(212) 상에는 금속 실리사이드막(216)이 된다.
절연 패턴(220b)은 기판(200) 상에 절연물을 증착 및 평탄화 공정을 수행하여 절연막을 형성한 후 상기 절연막에 상기 소오스 드레인(212) 표면을 노출시키는제1콘택홀(contact hole)과 게이트 전극(210) 표면을 노출시키는 제2콘택홀을 형성함으로서 형성된다. 상기 절연물은 평탄화 특성이 우수한 BPSG(borophospho silicate glass), USG(undopedsilicate glass)등을 사용하는 것이 바람직하다.
베리어막 패턴(224a)은 제1 및 제2콘택홀 내부 즉, 상기 제1 및 제2콘택홀의 측면 및 저면에는 균일한 두께로 형성된다. 상기 베리어막은 이후 콘택 플러그 형성시 상기 콘택 플러그를 구성하는 도전성 물질이 절연패턴 내부로 확산되는 것을 방지하는 역할을 하고, 접합특성 및 콘택 저항을 감속시키는 역할을 한다.
리세스된 콘택 플러그(228a)는 상기 제1콘택홀 내에 존재하고, 상기 콘택홀의 깊이보다 낮은 높이를 갖는다. 바람직하게는 상기 리세스된 콘택 플러그(228a) 는 상기 콘택홀의 깊이의 4/5 내지 9/10에 해당하는 높이를 갖는다.
상기 리세스된 콘택 플러그(228a)는 상기 콘택홀 내에 폴리실리콘 물질을 매몰시켜 콘택 플러그(도시하지 않음)를 형성한 후 이를 식각(에치백)함으로서 형성된다. 상기 콘택 플러그의 식각으로 상기 제1콘택홀 내에는 리세스 영역(도시하지 않음)이 존재한다.
제1금속배선(230a)은 상기 제1콘택홀의 리세스 영역(도시하지 않음)과 제2콘택홀에 내에 존재하는 하부 금속패턴(M2)과 상기 하부 금속패턴과 연결되며 절연 패턴(220a) 상에 형성되는 상부 금속패턴(M1)을 포함한다. 여기서, 상기 하부 금속패턴(M2)은 상기 제1콘택홀의 리세스 영역에 존재한다.
제2금속배선(230b)은 상기 제2도전성 패턴과 연결되고, 상기 제2콘택홀 내에 존재하는 하부 금속패턴(M2)과 상기 하부 금속패턴과 연결되며 절연 패턴(220a) 상에 형성되는 상부 금속패턴(M1)을 포함한다. 상기 제1 및 제2금속배선(230a,230b)은 텅스텐 물질로 형성되는 비트라인인 것이 바람직하다.
상술한 반도체 장치는 상기 금속배선의 형성 영역을 정의하는 마스크 패턴(232)이 미스 얼라인된 상태에서 상기 금속배선(230a)을 형성하기 위한 건식 식각공정을 수행하여도 상기 리세스된 콘택 플러그(228a)는 손상되지 않는다. 즉, 식각공정시 상기 하부 금속패턴(M2)이 상기 제1콘택홀 내에 존재하여 식각공정시 상기 리세스된 콘택 플러그(228a)가 노출되지 않기 때문이다.
이하, 첨부한 도면을 참조하여 일 실시예들에 따른 반도체 장치 금속 배선 형성 방법을 상세히 설명하고자 한다.
실시예 1
도 5 내지 도 11은 본 발명의 실시예 1에 따른 금속배선을 포함하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
도 5에 도시된 바와 같이, 기판(100)을 덮는 절연막(120)을 형성한다. 상기 기판은 통상의 STI 방법에 의해 액티브 영역과 필드 영역으로 구분된다. 상기 기판은 질화막 스페이서를 갖는 게이트 전극(도시하지 않음) 및 소오스/드레인(도시하지 않음)을 형성되어 있는 반도체 기판이다.
도 6에 도시된 바와 같이, 상기 절연막을 패터닝하여 상기 반도체 기판(100)의 표면을 노출시키는 콘택홀(122)들을 형성한다. 상기 콘택홀(122) 형성에 있어서, 먼저 상기 반도체 기판(100)의 표면을 선택적으로 노출시키는 콘택홀(122)을 형성하기 위한 식각 마스크를 형성한다. 상기 식각 마스크는 포토레지스트 패턴이다.
이어서, 상기 포토레지스트 패턴이 형성된 절연막(120)을 상기 반도체 기판(100)의 표면이 노출되도록 건식 식각하여 콘택홀(122)을 형성한다. 여기서, 절연막(120)은 상기 콘택홀(122)을 형성하기 위한 건식 식각공정으로 절연 패턴(120a)으로 형성된다. 이후, 애싱(Ashing) 및 세정공정을 수행하여 포토레지스트 패턴을 제거한다.
도 7에 도시된 바와 같이, 상기 콘택홀(122)의 측면, 저면 및 절연 패턴(120a)의 표면에 균일한 두께를 베리어막(Barrier Layer;124)을 형성한다. 여기서, 상기 베리어막(124)은 상기 콘택홀(122) 내에 도전성 물질을 매몰할 경우 상 기 도전성 물질이 상기 절연 패턴내로 확산되는 것을 방지하는 역할을 하고, Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN 등의 물질 또는 이들의 조합으로 형성된다.
도 8에 도시된 바와 같이, 상기 콘택홀들을 내에 존재하는 폴리실리콘 패턴(128)을 형성한다. 상기 폴리실리콘 패턴의 형성에 있어서, 먼저, 베리어막(124)이 형성된 절연 패턴(120a) 상에 폴리실리콘 물질을 화학기상증착 또는 물리적 기상 증착하여 상기 콘택홀(122)들을 매몰시키고, 상기 베리어막(124)을 덮는 폴리실리콘층을 형성한다.
이어서, 상기 절연패턴(120a)의 표면이 노출되도록 상기 폴리실리콘층을 화학적 기계적 연마하여 상기 콘택홀 내에 존재하는 콘택 플러그(128)를 형성한다.
도 9에 도시된 바와 같이, 에치백 공정을 수행하여 상기 콘택홀 내에서 소정의 깊이(R)만큼 리세스된 콘택 플러그(128a)들을 형성한다. 상기 리세스된 콘택 플러그(128a)의 형성으로 인해 상기 콘택홀 입구는 상기 콘택 플러그가 레세스된 깊이(R)만큼 노출된다. 상기 에치백 공정은 건식 식각 또는 습식식각 공정을 포함한다. 상기 에치백 공정으로 절연 패턴의 표면에 형성된 베리어막은 식각되어 상기 베리어막 패턴(124a)으로 형성된다. 상기 에치백은 상기 콘택 플러그 전체 높이의 1/5 내지 1/10이 식각될 때까지 수행하고, 바람직하게는 1/6 내지 1/9이 식각 되도록 한다.
도 10에 도시된 바와 같이, 상기 콘택 플러그의 식각으로 인해 노출된 콘택홀 입구를 매몰시키면서 상기 절연 패턴(120a)을 덮는 금속층(130), 질화막(132) 및 제2포토레지스트 패턴(도시하지 않음)을 순차적으로 형성한다.
상기 금속층(130)은 텅스텐층이고, 상기 질화막(132)은 실리콘 질화막이다. 상기 제2 포토레지스트 패턴은 금속배선의 레이아웃을 정의하는 하드마스크를 형성하기 위한 식각 마스크이다.
도 11에 도시된 바와 같이, 리세스된 콘택 플러그(128a)와 전기적으로 연결되고, 그 일부가 상기 콘택홀 입구내에 삽입된 구조를 갖는 금속배선(130a)을 형성한다.
금속배선의 형성에 있어서, 먼저 상기 제2포토레지스트 패턴에 노출된 질화막(132)을 건식 식각하여 금속배선의 형성영역을 정의하는 하드마스크(132a)를 형성한다. 이후, 상기 제2포토레지스트 패턴을 애싱 및 세정 공정을 수행하여 제거한다. 이어서, 하드마스크(132a)에 노출된 텅스텐 금속층(130)을 건식 식각하여 일부가 상기 콘택홀 입구내에 삽입된 구조를 갖는 금속배선(130a)을 형성한다.
금속배선은 상기 콘택홀의 리세스 영역(도시하지 않음)에 존재하는 하부 금속패턴(M2)과 절연 패턴(120a) 상에 형성되는 상부 금속패턴(M1)을 포함한다 상기 하부 금속패턴(M2)은 상기 콘택홀 내에 존재하며, 상기 리세스된 콘택 플러그와 연결된다. 상기 상부 금속패턴(M1)은 상기 하부 금속패턴과 연결되고 상기 절연 패턴 상에 형성된다.
상술한 방법은 상기 배선의 형성영역을 정의하는 하드 마스크가 미스 얼라인될 경우 상기 콘택 플러그(128a)에는 손상을 초래하지 않는다. 즉 콘택 플러그의 손상로 인한 콘택 불량이 발생하지 않는다. 이는 상기 콘택 플러그 상에 상기 금속 배선과 동일한 재질을 갖는 금속 패턴(금속층의 일부)이 존재하여 상기 금속배선을 형성하기 위한 건식 식각공정시 상기 콘택 플러그가 직접적으로 노출되지 않기 때문이다.
실시예 2
도 12 내지 도 18은 본 발명의 실시예 2에 따른 금속배선을 포함하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
도 12에 도시된 바와 같이, 도전성 패턴들이 형성된 기판(200)을 덮는 절연막(220)을 형성한다. 상기 반도체 기판은 상기 도전성 패턴은 제1 도전성 패턴과 제2 도전성 패턴을 포함한다.
또한, 상기 도전성 패턴은 질화막 스페이서를 갖는 게이트 전극(210) 또는 소오스/드레인(212)을 포함하고, 상기 소오스/드레인(212) 및 게이트 전극(212) 상에는 금속 실리사이드막(216)이 형성되어 있다. 본 실시예에서 상기 제1 도전성 패턴은 금속 실리사이드막(216)이 소오스/드레인(212)이고, 제2 도전성 패턴은 금속 실리사이드막(216)이 형성된 게이트 전극이다.
도 13에 도시된 바와 같이, 상기 소오스/드레인 상에 형성된 금속 실리사이드막(216)의 표면을 노출시키는 제1콘택홀(222)을 형성한다.
상기 제1콘택홀(222)의 형성에 있어서, 먼저 상기 반도체 기판(200)의 소오스/드레인 영역을 선택적으로 노출시키는 콘택홀을 형성하기 위한 식각 마스크를 형성한다. 이어서, 상기 식각마스크인 포토레지스트 패턴에 노출된 절연막(220)을 건식 식각하여 상기 소오스/드레인의 금속 실리사이드막 표면을 노출시키는 제1 콘택홀(222)을 형성한다.
여기서, 절연막(220)은 상기 제1콘택홀(222)을 형성하기 위한 건식 식각공정으로 제1절연 패턴(220a)으로 형성된다. 이후, 애싱(Ashing) 및 세정공정을 수행하여 포토레지스트 패턴을 제거한다.
도 14에 도시된 바와 같이, 상기 제1 콘택홀의 측면, 저면 에 균일한 두께를 베리어막(Barrier Layer;224)을 형성한다. 여기서, 상기 베리어막(224)은 상기 콘택홀에 도전성 물질을 매몰할 경우 상기 도전성 물질이 상기 제1절연 패턴(220a) 내로 확산되는 것을 방지하는 역할을 한다. 이후 상기 제1 콘택홀 내에 존재하는 콘택 플러그(228)를 형성한다.
도 15에 도시된 바와 같이, 에치백 공정을 수행하여 상기 콘택홀 내에서 소정의 깊이만큼 리세스된 콘택 플러그(228a)를 형성한다. 상기 리세스된 콘택 플러그(128a)의 형성으로 인해 상기 콘택홀의 입구는 상기 콘택 플러그가 리세스된 깊이(R)만큼 노출된다. 상기 에치백 공정으로 제1절연막 패턴의 표면에 형성된 베리어막은 제거되어 상기 베리어막 패턴(224a)으로 형성된다. 상기 에치백은 상기 콘택 플러그 전체 높이의 1/5 내지 1/10이 식각될 때까지 수행한다.
도 16에 도시된 바와 같이, 상기 게이트 전극에 형성된 금속 실리사이드막(216)의 표면을 노출시키는 제2콘택홀(226)을 형성한다.
상기 제2콘택홀(226)의 형성에 있어서, 먼저 제1절연 패턴(220a) 상에 상기 반도체 기판(200)의 게이트 전극을 선택적으로 노출시키는 콘택홀을 형성하기 위한 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴에 노출된 절연 패턴(220a)을 건식 식각하여 상기 게이트 전극상의 금속 실리사이드막(216)의 표면을 노출시키는 제2 콘택홀(226)을 형성한다.
여기서, 제1절연 패턴(220a)은 상기 제2콘택홀(226)을 형성하기 위한 건식 식각공정으로 제2절연 패턴(220b)으로 형성된다. 이후, 애싱(Ashing) 및 세정공정을 수행하여 포토레지스트 패턴을 제거한다.
도 17에 도시된 바와 같이, 상기 결과물의 표면상에 제2베리어막(229)을 형성한 후 콘택 플러그의 식각으로 인해 노출된 제1 콘택홀의 입구 및 제2 콘택홀(226)을 매몰시키면서 상기 제2절연 패턴(220b)을 덮는 금속층(230), 질화막(232) 및 제2포토레지스트 패턴(도시하지 않음)을 순차적으로 형성한다. 상기 제2 포토레지스트 패턴은 텅스텐 배선의 레이아웃을 정의하는 하드마스크를 형성하기 위한 식각 마스크이다.
도 18에 도시된 바와 같이, 리세스된 콘택 플러그(228a)와 상기 금속 실리사이드막과 전기적으로 연결되는 텅스텐 배선(230a)을 형성한다.
텅스텐 배선의 형성에 있어서, 먼저 상기 제2포토레지스트 패턴에 노출된 질화막(232)을 건식식각하여 금속배선의 형성영역을 정의하는 하드마스크(232a)를 형성한다. 이후, 상기 제2포토레지스트 패턴을 애싱 및 세정 공정을 수행하여 제거한다. 이어서, 하드마스크(232a)에 노출된 텅스텐을 건식 식각하여 일부가 상기 콘택홀의 입구 및 제2 콘택홀에 각각 삽입된 구조를 갖는 텅스텐 배선(230a)을 형성한다. 상기 건식식각으로 상기 제2베리어막은 제2베리어막 패턴(229a)으로 형성된다.
상술한 방법은 상기 배선의 형성영역을 정의하는 하드 마스크가 미스 얼라인될 경우 상기 콘택 플러그(228a)에는 손상을 초래하지 않는다. 즉 콘택 플러그의 손상로 인한 콘택 불량이 발생하지 않는다. 이는 상기 콘택 플러그 상에 상기 텅스텐 배선과 동일한 재질을 갖는 텅스텐 패턴(금속층의 일부)이 존재하여 상기 텅스텐 배선을 형성하기 위한 건식 식각공정시 상기 콘택 플러그가 직접적으로 노출되지 않기 때문이다.
실시예 3
도 19 내지 도 24는 본 발명의 실시예 3에 따른 금속배선을 포함하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
도 19에 도시된 바와 같이, 도전성 패턴들이 형성된 기판(300)을 덮는 절연막(320)을 형성한다. 상기 도전성 패턴은 제1 도전성 패턴과 제2 도전성 패턴을 포함한다. 본 실시예 3에서 상기 제1 도전성 패턴은 소오스/드레인(312)에 형성된 금속 실리사이드막(316)이고, 제2 도전성 패턴은 게이트 전극 상에 형성된 금속 실리사이드막(316)이다.
도 20에 도시된 바와 같이, 상기 절연막에 소오스/드레인(312)을 노출시키는 제1콘택홀(322a) 및 게이트 전극(310)의 표면을 노출시키는 제2콘택홀(322b)을 동시에 형성한다.
상기 제1 및 제2콘택홀(322a,322b)의 형성에 있어서, 먼저 상기 반도체 기판(300)의 소오스/드레인 및 게이트 전극을 선택적으로 노출시키는 콘택홀을 형 성하기 위한 식각 마스크를 형성한다. 상기 식각 마스크는 포토레지스트 패턴이다. 이어서, 상기 포토레지스트 패턴에 노출된 절연막(320)을 건식 식각하여 상기 소오스/드레인 상의 금속 실리사이드막(316)의 표면을 노출시키는 제1 콘택홀(322a)과 게이트 전극 상의 금속 실리사이드막(316)의 표면을 노출시키는 제2 콘택홀(322b)들을 형성한다.
여기서, 절연막(320)은 상기 제1 및 제2콘택홀(322a,322b)을 형성하기 위한 건식 식각공정으로 절연 패턴(320a)으로 형성된다. 이후, 애싱(Ashing) 및 세정공정을 수행하여 포토레지스트 패턴을 제거한다.
도 21에 도시된 바와 같이, 상기 제1 및 제2콘택홀의 측면, 저면에 균일한 두께를 제1베리어막(324)을 형성한다. 이후 상기 제1 및 제2 콘택홀(322a,322b)을 내에 존재하는 콘택 플러그(328)를 형성한다.
도 22에 도시된 바와 같이, 에치백 공정을 수행하여 상기 제1 및 제2콘택홀 내에서 소정의 깊이만큼 리세스된 콘택 플러그(328a)들을 형성한다. 상기 리세스된 콘택 플러그(328a)의 형성으로 인해 상기 콘택홀의 입구는 상기 콘택 플러그가 레세스된 깊이(R)만큼 노출된다. 상기 에치백 공정으로 절연 패턴의 표면에 형성된 제1베리어막은 제거되어 상기 제1베리어막 패턴(324a)으로 형성된다.
이때, 상기 에치백은 상기 콘택 플러그 전체 높이의 1/10 내지 1/9이 식각될 때까지 수행한다. 이후 상기 에치백 공정으로 제1 및 제2콘택홀 입구가 절연 패턴 상에 균일한 두께를 갖는 제2베리어막(도시하지 않음)을 형성한다. 상기 제2베리어막은 제1베리어막에 상세히 나타냈기 때문에 중복을 피하기 위해 생략한다.
도 23에 도시된 바와 같이, 상기 콘택 플러그의 식각으로 인해 노출된 제1 및 제2 콘택홀(322a,322b)의 입구를 매몰시키면서 상기 절연 패턴(320a)을 덮는 금속층(330), 질화막(332) 및 제2포토레지스트 패턴(도시하지 않음)을 순차적으로 형성한다.
상기 금속층(330)은 텅스텐층이고, 상기 질화막(332)은 실리콘 질화막이며, 상기 제2 포토레지스트 패턴은 금속배선의 레이아웃을 정의하는 하드마스크를 형성하기 위한 식각 마스크이다.
도 24에 도시된 바와 같이, 리세스된 콘택 플러그(328a)와 전기적으로 연결되는 금속배선(332a)을 형성한다.
금속배선의 형성에 있어서, 먼저 상기 제2포토레지스트 패턴에 노출된 질화막(334)을 건식식각하여 금속배선의 형성영역을 정의하는 하드마스크(334a)를 형성한다. 이후, 상기 제2포토레지스트 패턴을 애싱 및 세정 공정을 수행하여 제거한다. 이어서, 하드마스크(334a)에 노출된 텅스텐 금속층을 건식 식각하여 일부가 상기 콘택홀의 입구 및 제2 콘택홀에 삽입된 구조를 갖는 텅스텐 금속배선(332a)을 형성한다. 금속배선은 상기 콘택홀의 리세스 영역(도시하지 않음)에 존재하는 하부 금속패턴(M2)과 절연 패턴(320a) 상에 형성되는 상부 금속패턴(M1)을 포함한다 상기 하부 금속패턴(M2)은 상기 콘택홀 내에 존재하며, 상기 리세스된 콘택 플러그와 연결된다. 상기 상부 금속패턴(M1)은 상기 하부 금속패턴과 연결되고 상기 절연 패턴 상에 형성된다.
상술한 방법으로 형성되는 반도체 장치의 금속배선은 상기 금속배선의 형성 영역을 정의하는 하드 마스크 패턴이 미스 얼라인될 경우 상기 콘택 플러그(328a)에는 손상이 발생하지 않는다. 즉, 콘택 플러그의 손상로 인한 금속배선과 콘택 불량이 발생하지 않는다. 이는 상기 콘택 플러그 상에 상기금속배선과 동일한 재질을 갖는 금속 패턴(금속층의 일부)이 존재하여 상기 금속배선을 형성하기 위한 건식 식각공정시 상기 콘택 플러그가 직접적으로 노출되지 않기 때문이다.
본 발명에 의하면, 콘택홀 내에 형성된 콘택 플러그를 건식 식각하여 리세스된 콘택 플러그를 형성한 후, 상기 리세스로 인해 노출되는 콘택홀 내에 상기 콘택 플러그를 덮는 금속 패턴을 형성할 수 있어 상기 콘택홀 내에는 리세스된 콘택 플러그과 금속배선의 일부가 존재한다.
상기 리세스된 콘택 플러그 상에 존재하는 금속배선의 일부는 금속배선을 형성하는 건식식각 공정시 콘택 플러그의 손상을 방지하는 역할을 한다. 따라서, 금속배선의 형성영역을 정의하는 식각 마스크의 미스 얼라인시 상기 콘택 플러그의 손상 없이 금속배선을 형성할 수 있다. 또한, 상기 콘택 플러그의 손상 방지로 인해 금속배선과 콘택 플러그의 콘택 불량이 발생하지 않는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1 및 제2도전성 패턴이 형성된 기판;
    상기 기판 상에 형성되고, 상기 제1도전성 패턴의 표면을 노출시키는 제1콘택홀과 상기 제2도전성 패턴의 표면을 노출시키는 제2 콘택홀을 갖는 절연막 패턴;
    상기 제1콘택홀 내에 존재하고, 상기 제1 콘택홀 깊이의 4/5 내지 9/10의 높이를 갖는 리세스된 콘택 플러그;
    상기 리세스된 콘택 플러그와 연결되고, 상기 절연 패턴 상에 존재하는 제1 금속배선; 및
    상기 제2도전성 패턴과 연결되고, 상기 절연 패턴 상에 존재하는 제2금속배선을 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 제1도전성 패턴은 금속 실리사이드막이 형성된 소오스/드레인이고, 상기 제2도전성 패턴은 금속 실리사이드막이 형성된 게이트 전극인 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 제1콘택홀과 제2콘택홀의 측면 및 저면에는 베리어막이 연속적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. (a) 기판 상에 상기 기판의 표면을 노출시키는 콘택홀을 갖는 절연 패턴을 형성하는 단계;
    (b) 상기 콘택홀 내에 상기 콘택홀의 4/5 내지 9/10의 높이를 갖는 리세스된 콘택 플러그를 형성하는 단계;
    (c) 상기 리세스된 콘택 플러그가 존재하는 콘택홀을 매몰하면서 상기 절연 패턴을 덮는 텅스텐층을 형성하는 단계; 및
    (d) 상기 텅스텐층을 패터닝하여 상기 콘택홀 내에서 리세스된 콘택 플러그와 연결되는 하부금속 패턴과 상기 하부금속과 연결되는 상부금속 패턴으로 이루어진 텅스텐 배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
  11. 제10항에 있어서, 상기 기판 상에 게이트 전극과 소스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제10항에 있어서, 상기 (a)단계 이후, 상기 콘택홀의 측면과 저면 및 상기 절연 패턴의 표면상에 베리어막을 연속적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 제10항에 있어서, 상기 리세스된 콘택 플러그를 형성하는 단계는
    상기 콘택홀을 매몰시키면서, 상기 절연패턴을 덮는 폴리실리콘층을 형성하는 단계;
    상기 절연 패턴의 표면이 노출되도록 상기 폴리실리콘층을 화학적 기계적 연 마하여 상기 콘택홀 내에 존재하는 콘택 플러그를 형성하는 단계; 및
    상기 절연 패턴의 표면이 노출될 때까지 상기 폴리 실리콘층을 제거하여 상기 콘택홀 내에만 폴리 실리콘층이 남아 있는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  14. 제13항에 있어서, 상기 에치백은 상기 콘택 플러그 높이의 1/10 내지 1/5이 제거될 때까지 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  15. 제10항에 있어서, 상기 금속 배선의 형성 단계는,
    상기 리세스된 콘택 플러그가 존재하는 콘택홀을 매몰하면서 상기 절연 패턴을 덮는 텅스텐층을 형성하는 단계; 및
    상기 텅스텐층을 패터닝하여 텅스텐 배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
  16. (a) 제1 및 제2도전성 패턴이 형성된 기판 상에 상기 제1도전성 패턴을 노출시키는 제1콘택홀을 갖는 제1절연 패턴을 형성하는 단계;
    (b) 상기 제1콘택홀 내에 제1콘택홀 깊이보다 낮은 높이를 갖는 리세스된 콘택 플러그를 형성하는 단계;
    (c) 상기 제1절연 패턴을 패터닝하여 상기 제2도전성 패턴을 노출시키는 제2콘택홀 갖는 제2절연 패턴을 형성하는 단계; 및
    (d) 상기 리세스된 콘택 플러그와 제2 도전성 패턴에 각각 연결되고, 상기 제2절연 패턴 상에 형성되는 금속배선들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 기판 상에 제2도전성 패턴인 게이트 전극과 제1 도전성 패턴인 소오스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 게이트 전극 및 소오스/드레인 상에 금속실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서, 상기 (a)단계 이후, 상기 제1콘택홀의 측면과 저면 및 제1절연 패턴의 표면상에 베리어막을 연속적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제16항에 있어서, 상기 리세스된 콘택 플러그를 형성하는 단계는,
    상기 제1콘택홀을 매몰시키면서, 상기 제1절연 패턴을 덮는 폴리실리콘층을 형성하는 단계;
    상기 제1절연 패턴의 표면이 노출되도록 상기 폴리실리콘층을 화학적 기계적 연마하여 콘택홀 내에 존재하는 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그를 에치백하여 리세스된 콘택 플러그를 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제16항에 있어서, 상기 (c)단계 이후, 베리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. (a) 제1 및 제2도전성 패턴이 형성된 기판 상에 상기 제1도전성 패턴을 노출시키는 제1콘택홀과 상기 제2도전성 패턴을 노출시키는 제2콘택홀을 갖는 절연 패턴을 형성하는 단계;
    (b) 상기 제1 및 제2 콘택홀의 내에 상기 제1 및 제2콘택홀 깊이보다 낮은 높이를 갖는 리세스된 콘택 플러그들을 형성하는 단계; 및
    (c) 상기 리세스된 콘택 플러그들과 각각 연결되고, 상기 절연 패턴 상에 형성되는 금속배선들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서, 상기 (a)단계 이후, 상기 콘택홀의 측면과 저면 및 상기 절연 패턴의 표면상에 베리어막을 연속적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제22항에 있어서, 상기 리세스된 콘택 플러그를 형성하는 단계는,
    상기 제1 및 제2콘택홀을 매몰시키면서, 상기 절연패턴을 덮는 폴리실리콘층 을 형성하는 단계;
    상기 절연 패턴의 표면이 노출되도록 상기 폴리실리콘층을 화학적 기계적 연마하여 상기 제1 및 제2콘택홀 내에 존재하는 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그를 에치백하는 리세스된 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제22항에 있어서, 상기 에치백은 상기 콘택 플러그 높이의 1/10 내지 1/5이 제거될 때까지 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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