KR20100001700A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

콘택홀 형성을 위한 식각 마스크 패턴을 이용하여 콘택 플러그와 그 위에 형성되는 배선 라인과의 절연 거리를 확보하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 도전 영역을 노출시키는 복수의 콘택홀이 형성되어 있는 층간절연막과, 층간절연막의 상면을 덮고 있는 제1 절연막과, 복수의 콘택홀을 관통하여 도전 영역에 각각 연결되어 있고 층간절연막의 상면 보다 더 낮은 높이의 상면을 가지는 복수의 콘택 플러그와, 콘택홀 내에서 콘택 플러그의 상면 중 센터 영역을 노출시키도록 층간절연막의 측벽과, 제1 절연막의 측벽과, 콘택 플러그의 상면중 에지 영역을 덮고 있는 링 형상의 복수의 절연 스페이서와, 제1 절연막 및 절연 스페이서 위에서 복수의 콘택 플러그에 전기적으로 연결되어 있는 복수의 배선 라인을 포함한다.
콘택 플러그, 배선 라인, 식각 마스크, 절연 스페이서, 리세스 공간

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 미세 패턴을 구비한 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 미세 피치(pitch)로 반복 형성되는 배선 라인과 상기 배선 라인을 하부의 도전 영역에 연결시키기 위한 콘택 플러그를 포함하는 미세 패턴을 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여는 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여는 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰 (design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다. 특히, 기판상에 형성되는 단위 소자들을 전기적으로 연결시키기 위하여, 절연막을 관통하는 복수의 콘택 플러그를 미세 피치로 형성한 후, 그 위에 상기 콘택 플러그에 전기적으로 접속되는 복수의 배선 라인을 좁 은 면적 내에 미세 피치로 형성할 때, 상기 복수의 콘택 플러그와 상기 복수의 배선 라인과의 사이의 미스얼라인(misalign)으로 인해, 배선 라인이 원하는 콘택 플러그와 접속하지 않을 수도 있고, 전기적 연결이 필요한 콘택 플러그가 아닌 다른 콘택 플러그와의 사이에 단락이 야기되어 브릿지(bridge) 현상이 발생될 수 있다.
예를 들면, 반도체 메모리 소자를 제조하는 데 있어서, 기판상에 비트 라인을 형성하기 전에, 상기 비트 라인을 상기 기판 내의 활성 영역에 연결시키기 위한 콘택 플러그를 먼저 형성한다. 그리고, 상기 콘택 플러그 위에 상기 콘택 플러그에 접하는 비트 라인을 형성한다. 여기서, 상기 콘택 플러그와 상기 비트 라인과의 사이에 최소한의 미스얼라인 마진을 확보할 필요가 있다. 그러나, 비트 라인 간의 피치가 감소되어 상호 인접한 비트 라인들 사이에 미스얼라인 마진을 제공할 정도의 충분한 공간을 확보할 수 없는 경우에는, 최소한의 미스얼라인 마진을 확보하기 위한 레이아웃을 설계하는 데 한계가 있다.
본 발명은 상기한 문제점들을 해결하고자 하는 것으로, 본 발명의 목적은 미세 피치로 반복 형성되는 복수의 배선 라인과, 상기 배선 라인을 하부의 도전 영역에 연결시키기 위한 콘택 플러그를 전기적으로 연결시키는 데 있어서, 이들 사이에 미스얼라인이 발생되는 경우에도 배선 라인이 원하는 콘택 플러그와 접속하지 않거나, 전기적 연결이 필요한 콘택 플러그가 아닌 다른 콘택 플러그와의 사이의 단락으로 인한 브릿지 현상을 방지할 수 있는 콘택 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 미세 피치로 반복 형성되는 복수의 배선 라인과 상기 배선 라인을 하부의 도전 영역에 연결시키기 위한 콘택 플러그를 전기적으로 연결시키는 데 있어서 이들 사이에 미스얼라인이 발생되는 경우에도 상기 콘택 플러그와 배선 라인과의 정확한 얼라인을 확보할 수 있고, 전기적 연결이 필요한 콘택 플러그가 아닌 다른 콘택 플러그와의 사이의 단락으로 인한 브릿지 현상을 방지할 수 있으며, 인접한 배선 라인들 사이에서의 기생 커패시턴스에 의한 악영향을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 복수의 도전 영역을 포함하는 기판과, 상기 기판 위에서 상기 기판과 평행한 상면을 가지도록 형성되고 상기 도전 영역을 노출시키는 복수의 콘택홀이 형성되어 있는 층간절연막 과, 상기 층간절연막의 상면을 덮고 있는 제1 절연막과, 상기 복수의 콘택홀을 관통하여 상기 복수의 도전 영역에 각각 연결되어 있고, 상기 기판의 상면으로부터의 거리가 상기 층간절연막의 상면까지의 거리보다 더 짧은 상면을 가지는 복수의 콘택 플러그와, 상기 콘택홀 내에서 상기 콘택 플러그의 상면 중 센터 영역을 노출시키도록 상기 층간절연막의 측벽과, 상기 제1 절연막의 측벽과, 상기 콘택 플러그의 상면중 에지 영역을 덮고 있는 링 형상의 복수의 절연 스페이서와, 상기 제1 절연막 및 상기 절연 스페이서 위에서 상기 복수의 콘택 플러그에 각각 전기적으로 연결되어 있는 복수의 배선 라인을 포함한다.
상기 제1 절연막 및 상기 절연 스페이서는 상기 층간절연막과는 다른 물질로 이루어질 수 있다. 그리고, 상기 제1 절연막 및 상기 절연 스페이서는 상호 동일한 물질로 이루어지고, 상기 층간절연막과는 서로 다른 물질로 이루어질 수 있다.
상기 제1 절연막은 상기 층간절연막의 상면을 완전히 덮도록 형성될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 도전 영역을 가지는 반도체 기판 위에 층간절연막을 형성한다. 상기 층간절연막 위에 제1 절연막을 포함하는 하드마스크 패턴을 형성한다. 상기 하드마스크 패턴을 식각 마스크로 하여 상기 층간절연막을 식각하여 상기 도전 영역을 노출시키는 복수의 콘택홀을 형성한다. 상기 콘택홀 내에서 각각 상기 층간절연막의 측벽의 일부가 노출되도록 상기 층간절연막의 상면 보다 낮은 높이의 상면을 가지는 복수의 콘택 플러그를 상기 복수의 콘택홀 내에 형성한다. 상기 콘택홀 내에서 상기 콘택 플러그의 상면 중 센터 영역을 노출시키도록 상기 층간절연막의 측벽과, 상기 제1 절연막의 측벽과, 상기 콘택 플러그의 상면중 에지 영역을 덮고 있는 링 형상의 복수의 절연 스페이서를 형성한다. 상기 복수의 콘택 플러그에 각각 전기적으로 연결되는 복수의 배선 라인을 상기 제1 절연막 및 상기 절연 스페이서 위에 형성한다.
상기 하드마스크 패턴은 상기 제1 절연막과, 상기 제1 절연막을 덮는 보호막을 포함할 수 있다.
상기 복수의 콘택 플러그를 형성하는 단계는 상기 하드마스크 패턴 및 상기 콘택홀이 형성된 결과물상에 상기 콘택홀을 채우는 도전층을 형성하는 단계와, 상기 도전층이 상기 콘택홀 내에만 남도록 상기 도전층의 일부를 제거하는 단계와, 상기 복수의 콘택홀 내에서 각각 상기 층간절연막의 측벽의 일부가 노출되도록 상기 도전층의 다른 일부를 제거하여 상기 복수의 콘택홀 각각의 입구측에 리세스 공간을 형성하는 단계를 포함할 수 있다.
상기 도전층이 상기 콘택홀 내에만 남도록 상기 도전층의 일부를 제거하는 단계에서, 상기 하드마스크 패턴을 식각 정지층으로 이용하여 상기 도전층을 식각할 수 있다.
상기 도전층의 다른 일부를 제거하여 상기 복수의 콘택홀 각각의 입구측에 리세스 공간을 형성하는 단계에서, 상기 도전층의 다른 일부를 제거하기 위하여 상기 하드마스크 패턴의 제1 절연막을 식각 마스크로 이용할 수 있다.
상기 복수의 절연 스페이서를 형성하는 단계는 상기 제1 절연막과, 상기 리 세스 공간에서 노출되어 있는 상기 콘택 플러그의 상면 및 상기 층간절연막의 측벽을 덮는 제2 절연막을 형성하는 단계와, 상기 콘택 플러그의 상면중 일부가 노출되도록 상기 제2 절연막의 일부를 제거하는 단계를 포함할 수 있다. 여기서, 상기 제1 절연막 및 제2 절연막은 각각 상기 층간절연막과는 다른 물질로 이루어질 수 있다.
상기 복수의 배선 라인을 형성하는 단계는 상기 제1 절연막, 상기 복수의 절연 스페이서, 및 상기 복수의 콘택 플러그 위에 제3 절연막을 형성하는 단계와, 상기 제3 절연막을 패터닝하여 상기 복수의 콘택 플러그의 상면을 각각 노출시키는 공간이 형성된 절연 몰드 패턴을 상기 제1 절연막 및 상기 복수의 절연 스페이서 위에 형성하는 단계와, 상기 공간 내에 배선 라인을 형성하는 단계를 포함할 수 있다. 이 경우, 상기 배선 라인을 형성하기 위하여 전기 도금 공정을 이용할 수 있다.
또는, 상기 복수의 배선 라인을 형성하는 단계는 상기 제1 절연막, 상기 복수의 절연 스페이서, 및 상기 복수의 콘택 플러그 위에 배선 라인 형성용 도전층을 형성하는 단계와, 상기 배선 라인 형성용 도전층을 패터닝하여 상기 제1 절연막 및 상기 복수의 절연 스페이서 위에 상기 복수의 콘택 플러그에 각각 접하는 상기 복수의 배선 라인을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 소자에서, 복수의 배선 라인 중 상호 인접한 2 개의 배선 라인 사이, 그리고 상기 복수의 배선 라인과 복수의 콘택 플러그와의 사이에 각각 층간절연막의 상면을 완전히 덮는 식각 마스크 패턴과, 상기 콘택 플러그의 상면 위에서 상기 식각 마스크 패턴의 측벽 및 층간절연막의 측벽을 덮도록 형성된 절연 스페이서가 남아 있다. 이로 인해, 상기 복수의 콘택 플러그 위에 이들에 각각 전기적으로 연결되는 복수의 배선 라인을 형성할 때, 상기 복수의 콘택 플러그와 복수의 배선 라인과의 사이에 미스얼라인이 발생하는 경우에도 상기 복수의 배선 라인 중 어느 하나의 배선 라인과의 전기적 연결이 필요한 콘택 플러그와의 전기적 연결이 용이하며, 상기 배선 라인과 콘택 플러그와의 사이에 원하지 않는 단락으로 인한 브릿지 현상을 방지할 수 있다.
또한, 상기 식각 마스크 패턴이 비교적 유전율이 높은 물질로 이루어지는 경우에도 상기 식각 마스크 패턴이 상기 복수의 배선 라인의 하부에서 상기 층간절연막 상면을 전면적으로 덮도록 형성되어 있으므로, 복수의 배선 라인 중 상호 인접한 2 개의 배선 라인 사이의 간격이 좁아지더라도 상기 식각 마스크 패턴으로 인해 커플링 커패시터가 형성될 염려는 없으며, 따라서 복수의 배선 라인 사이에 남아 있는 식각 마스크 패턴으로 인한 RC 지연 (resistance capacitance delay) 문제는 야기되지 않는다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 설명하는 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서, 층 및 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 예시적인 배선 패턴의 레이아웃(layout)이다. 도 1에는 플래쉬 메모리 소자의 일부를 구성하는 복수의 비트 라인(30)의 레이아웃이 예시되어 있다.
도 1에서, 상기 복수의 비트 라인(30)은 각각 활성 영역(12)상에서 상기 활성 영역(12)과 대략 동일한 라인 폭을 가지고 상기 활성 영역(12)과 평행한 제1 방향 (y 방향)을 따라 연장되어 있다. 상기 비트 라인(30)은 복수의 다이렉트 콘택(direct contact)(20)중 어느 하나를 통해 상기 활성 영역(12)에 전기적으로 연결되어 있다. 상기 비트 라인(30)은 각각 소정의 피치(PB)로 반복 배치되어 있다.
또한, 도 1에는 상기 복수의 다이렉트 콘택(20)이 상기 복수의 비트 라인(30)의 피치와 동일한 피치로 반복 형성되어 있는 경우가 예시되어 있다. 상기 복수의 다이렉트 콘택(20)은 상기 제1 방향에 직교하는 제2 방향 (x 방향)을 따라 일렬로 배열되어 있는 것으로 예시되어 있다. 그러나, 도 1에 예시된 배열과 다른 다양한 배열의 다이렉트 콘택들에 대하여도 본 발명이 적용될 수 있다.
도 2a 내지 도 2k는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 2a 내지 도 2k는 도 1의 II - II'선 단면에 대응되는 도면들이다.
도 2a를 참조하면, 도 1에 예시된 레이아웃에 따른 활성 영역(12)과 동일한 레이아웃을 가지는 활성 영역(도시 생략)이 정의되어 있는 반도체 기판(100)상에 식각정지용 절연막(112) 및 층간절연막(120)을 차례로 형성한다. 그리고, 상기 층간절연막(120)의 상면을 전체적으로 덮는 하드마스크층(130)을 형성한다. 상기 하드마스크층(130)은 상기 층간절연막(120)의 상면을 전체적으로 덮는 식각마스크층(132)과, 상기 식각 마스크층(132)의 상면을 전체적으로 덮는 보호막(134)으로 이루어질 수 있다. 경우에 따라, 상기 보호막(134)은 생략 가능하다.
상기 반도체 기판(100)상에는 예를 들면 복수의 워드 라인과 같은 반도체 소자 형성에 필요한 단위 소자들(도시 생략)이 형성되어 있을 수 있으며, 상기 층간절연막(120)은 상기 단위 소자들을 덮고 있는 복수의 절연막으로 이루어질 수 있다. 또한, 상기 반도체 기판(100)의 상면에는 상기 단위 소자들에 전기적으로 연결 가능한 도전 영역들(도시 생략)이 노출되어 있을 수 있다.
상기 식각정지용 절연막(112)은 상기 층간절연막(120)이 식각될 때 식각 정지층 역할을 하도록 형성하는 것이다. 상기 식각정지용 절연막(112)은 상기 층간절연막(120)과는 다른 식각 선택비를 제공하는 물질로 이루어질 수 있다. 상기 층간절연막(120)의 구성 재료에 따라 상기 식각정지용 절연막(112)은 예를 들면 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 카바이드막으로 이루어질 수 있다.
상기 층간절연막(120)은 비트 라인간 스페이스(space) 폭이 감소됨에 따라 발생될 수 있는 커플링 커패시터에 의한 RC 지연 (resistance capacitance delay) 을 감소시킬 수 있도록 비교적 낮은 유전상수를 가지는 절연 물질로 이루어질 수 있다. 예를 들면, 상기 층간절연막(120)은 TEOS (tetraethyl orthosilicate), FSG (fluorine silicate glass), SiOC 또는 SiLK로 이루어질 수 있다. 또는, 상기 층간절연막(120)은 열산화막, CVD (chemical vapor deposition) 산화막, USG막 (undoped silicate glass film) 및 HDP 산화막 (high density plasma oxide film)으로 이루어지는 군에서 선택되는 적어도 하나의 산화막을 포함할 수 있다.
상기 하드마스크층(130)을 구성하는 식각 마스크층(132)은 예를 들면 질화막으로 이루어지는 단일막, 또는 질화막과 산화막이 차례로 적층된 다중막으로 구성될 수 있다. 상기 보호막(134)은 산화막으로 이루어질 수 있다. 따라, 상기 보호막(134)은 반도체 소자 제조 공정 중에 상기 식각 마스크층(132)이 소모되는 것을 방지하기 위한 버퍼층 역할을 한다. 예를 들면, 상기 층간절연막(120)이 산화막으로 이루어진 경우, 상기 하드마스크층(130)의 식각 마스크층(132)은 질화막으로 이루어지고, 상기 보호막(134)은 산화막으로 이루어질 수 있다.
상기 하드마스크층(130)을 패터닝하여 식각 마스크 패턴(132a) 및 보호막 패턴(134a)으로 이루어지는 하드마스크 패턴(130a)을 형성한다. 상기 하드마스크층(130)을 패터닝하기 위하여 포토리소그래피 공정을 이용할 수 있다. 그 후, 상기 하드마스크 패턴(130a)을 식각 마스크로 이용하고 상기 식각정지용 절연막(112)을 식각 정지층으로 이용하여 상기 층간절연막(120)을 식각하여, 상기 반도체 기판(100)의 활성 영역을 노출시키는 복수의 콘택홀(124)을 형성한다. 상기 복수의 콘택홀(124)은 각각 상기 반도체 기판(100)의 상면에서 볼 때 대략 원형 패턴 형 상으로 형성될 수 있다.
도 2c를 참조하면, 상기 하드마스크 패턴(130a), 그 중에서 특히 상기 식각 마스크 패턴(132a)에 의해 상기 층간절연막(120)의 상면이 완전히 덮여 있는 상태에서, 상기 콘택홀(124) 내부 및 상기 하드마스크 패턴(130a) 위에 도전 물질을 증착하여 상기 콘택홀(124) 내부를 채우는 도전층(140)을 형성한다.
상기 도전층(140)은 상기 콘택홀(124)의 내벽을 덮는 제1 배리어막(142)과, 상기 제1 배리어막(142) 위에서 상기 콘택홀(124)을 채우는 제1 도전층(144)의 적층 구조로 이루어질 수 있다. 상기 제1 배리어막(142)은 예를 들면, 예를 들면 Ti, TiN, Ta, TaN, 또는 이들 중 선택되는 적어도 2 종 재료의 적층 구조로 이루어질 수 있다. 상기 제1 도전층(144)은 금속층 또는 폴리실리콘층으로 이루어질 수 있다. 예를 들면, 상기 제1 배리어막(142)은 Ti/TiN 구조로 이루어지고, 상기 제1 도전층(144)은 W으로 이루어질 수 있다.
도 2d를 참조하면, 상기 하드마스크 패턴(130a)을 식각 정지층으로 이용하여 상기 하드마스크 패턴(130a)의 상면이 노출될 때까지 상기 도전층(140)을 그 상면으로부터 일부를 제거하여, 상기 콘택홀(124) 내에 남아 있는 제1 배리어 패턴(142a) 및 제1 도전 패턴(144a)으로 이루어지는 콘택 플러그(140a)를 형성한다.
상기 콘택 플러그(140a)를 형성하기 위하여 에치백 또는 CMP (chemical mechanical polishing) 공정을 이용하여 상기 도전층(140)의 일부를 제거할 수 있다. 상기 도전층(140)의 일부를 제거하는 동안 상기 하드마스크 패턴(130a)중 상기 식각 마스크 패턴(132a)을 덮고 있는 보호막 패턴(134a)의 일부가 소모될 수 있다. 상기 식각 마스크 패턴(132a)은 상기 보호막 패턴(134a)에 의해 보호되어 상기 도전층(140)의 일부를 제거하는 동안 상기 식각 마스크 패턴(132a)은 소모되지 않는다.
도 2e를 참조하면, 상기 하드마스크 패턴(130a), 그 중에서 특히 상기 식각 마그크 패턴(132a)을 식각 마스크로 이용하여 상기 콘택 플러그(140a)를 상기 식각 마스크 패턴(132a)의 상면으로부터 소정 깊이(d) 만큼 제거하여, 상기 콘택 플러그(140a)가 상기 콘택홀(124)의 입구측에서 상기 층간절연막(120)의 상면 보다 더 낮은 높이를 가지도록 한다. 그 결과, 상기 콘택홀(124)의 입구측 내부에서 상기 콘택 플러그(140a)의 위에는 상기 콘택 플러그(140a)의 상면을 노출시키는 리세스 공간(126)이 형성된다. 도 2e에 도시된 복수의 콘택 플러그(140a)는 도 1에 예시된 복수의 다이렉트 콘택(20)을 구성할 수 있다.
상기 리세스 공간(126)을 형성하기 위하여 상기 콘택 플러그(140a)의 일부를 제거하는 동안 상기 식각 마스크 패턴(132a)을 덮고 있는 보호막 패턴(134a)의 일부 또는 전부가 소모될 수 있다. 도 2e에는 상기 보호막 패턴(134a)이 완전히 소모되어 상기 식각 마스크 패턴(132a)의 상면이 노출된 경우를 예시하였다.
상기 콘택홀(124) 내에서 상기 콘택 플러그(140a) 위에 리세스 공간(126)이 형성되도록 상기 콘택 플러그(140a)를 그 상면으로부터 소정 깊이(d) 만큼 식각할 때, 상기 식각 마스크 패턴(132a)을 식각 마스크로 이용하여 상기 콘택 플러그(140a)를 식각하게 되므로, 상기 리세스 공간(126) 내에서 층간절연막(120)의 노출된 측벽에 상기 제1 배리어 패턴(142a)이 잔류하지 않도록 충분한 식각을 행할 수 있다.
도 2f를 참조하면, 상기 리세스 공간(126)을 통해 노출되는 상기 층간절연막(120)의 측벽, 상기 콘택 플러그(140a)의 상면, 그리고 상기 식각 마스크 패턴(132a)의 측벽 및 상면을 각각 덮도록 상기 리세스 공간(126)이 형성된 결과물 전면에 절연막(150)을 형성한다.
상기 절연막(150)은 질화막 또는 산화막으로 이루어질 수 있다. 상기 절연막은 상기 식각 마스크 패턴(132a)의 구성 물질과 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 식각 마스크 패턴(132a) 및 절연막(150)은 각각 질화막으로 이루어질 수 있다.
도 2g를 참조하면, 상기 콘택 플러그(140a)의 상면 중 센터 영역이 노출될 때 까지 상기 절연막(150)을 에치백하여 상기 층간절연막(120)의 측벽 및 상기 식각 마스크 패턴(132a)의 측벽을 각각 덮는 절연 스페이서(150a)를 형성한다. 상기 절연 스페이서(150a)는 링(ring) 형상으로 형성되어 상기 콘택 플러그(140a) 상면 중 센터 영역을 노출시키도록 상기 콘택 플러그(140a) 상면의 에지 영역을 덮는다.
상기 절연 스페이서(150a)를 형성함으로써, 상기 콘택홀(124) 내에 형성된 상기 콘택 플러그(140a) 주위에서 상기 절연 스페이서(150a)의 폭 만큼의 절연 거리가 확보될 수 있다. 또한, 도 2e를 참조하여 설명한 공정, 즉 상기 리세스 공간(126) 형성을 위하여 상기 콘택 플러그(140a)의 일부를 식각하는 공정 중에 상기 제1 배리어 패턴(142a)이 상기 리세스 공간(126) 내에서 완전히 제거되지 않아 그 잔류물이 일부 남아 있는 경우에도 상기 제1 배리어 패턴(142a)의 잔류물을 통한 인접 도전층과의 단락 가능성은 상기 절연 스페이서(150a)에 의해 제거될 수 있다.
또한, 상기 리세스 공간(126) 내에 상기 절연 스페이서(150a)를 형성함으로써, 상기 콘택홀(124) 내에서 노출되는 상기 콘택 플러그(140a)의 상면의 폭이 감소되고, 상기 감소되는 폭 만큼 절연 거리가 확보된다. 이에 따라, 후속 공정에서 상기 복수의 콘택 플러그(140a)에 각각 전기적으로 연결되는 복수의 배선 라인을 형성할 때, 미스얼라인이 발생되는 경우에도 상기 배선 라인과 전기적 연결이 필요한 콘택 플러그(140a)가 아닌, 그에 인접한 다른 콘택 플러그(140a)와의 사이의 단락으로 인한 브릿지 현상을 방지할 수 있는 절연 거리를 확보하게 된다.
도 2h를 참조하면, 상기 절연 스페이서(150a)가 형성된 결과물상에 절연 몰드층(160)을 형성하고, 상기 절연 몰드층(160) 위에 상기 절연 몰드층(160)의 상면을 일부 노출시키는 미세 마스크 패턴(162)을 형성한다.
상기 절연 몰드층(160)은 산화막으로 이루어질 수 있다.
상기 미세 마스크 패턴(162)은 상기 콘택 플러그(140a) 위에 형성하고자 하는 복수의 배선 라인 형상을 음각으로 정의하는 패턴으로 형성된다. 상기 미세 마스크 패턴(162)을 형성하기 위하여 포토리소그래피 공정을 이용하거나 또는 포토리소그래피 공정에 의해 형성된 패턴의 피치를 자기정렬 방식에 의해 감소시켜 패턴 밀도를 2 배로 증가시키는 더블 패터닝 공정을 이용할 수 있다.
도 2i를 참조하면, 상기 미세 마스크 패턴(162)을 식각 마스크로 이용하여 상기 절연 몰드층(160)을 식각하여 상기 콘택 플러그(140a)의 상면을 노출시키는 절연 몰드 패턴(160a)을 형성한 후, 상기 미세 마스크 패턴(162)을 제거한다. 상기 절연 몰드층(160)을 식각할 때, 상기 식각 마스크 패턴(132a) 및 절연 스페이서(150a)를 식각 정지층으로 이용할 수 있다. 상기 절연 몰드 패턴(160a)에 의해 상기 콘택 플러그(140a) 위에 배선 라인이 형성될 공간(S)들이 정의된다.
도 2i에는 도 2h를 참조하여 설명한 상기 미세 마스크 패턴(162)과 상기 복수의 콘택 플러그(140a)와의 사이에 미스얼라인이 발생된 경우에 얻어질 수 있는 절연 몰드 패턴(160a)을 도시하였다. 도 2i에 도시한 바와 같이 상기 미세 마스크 패턴(162)과 상기 복수의 콘택 플러그(140a)와의 사이에 미스얼라인이 발생된 경우에도, 상기 절연 스페이서(150a)에 의해 상호 인접한 2 개의 콘택 플러그(140a) 사이의 영역에서 이들의 위에 형성될 배선 라인과의 사이에 충분한 절연 마진을 확보할 수 있다.
도 2j 및 도 2k는 다마신 공정을 이용하여 상기 절연 몰드 패턴(160a)을 통해 노출되는 상기 콘택 플러그(140a) 위에 복수의 배선 라인(170a) (도 2k 참조)을 형성하는 예시적인 과정을 설명하기 위한 단면도들이다. 이 과정을 다음에 보다 상세히 설명한다.
먼저 도 2j를 참조하면, 상기 절연 몰드 패턴(160a)을 통해 노출되는 콘택 플러그(140a)의 상면, 절연 스페이서(150a)의 측벽, 그리고 상기 절연 몰드 패턴(160a)의 노출 표면 위에 배선층(170)을 형성한다. 상기 배선층(170)은 제2 배리어막(172) 및 제2 도전층(174)으로 이루어진다.
상기 배선층(170)을 형성하기 위하여, 먼저 상기 절연 몰드 패턴(160a)을 통해 노출되는 콘택 플러그(140a)의 상면, 절연 스페이서(150a)의 측벽, 그리고 상기 절연 몰드 패턴(160a)의 노출 표면 위에 제2 배리어막(172)을 형성한다. 그 후, 상기 제2 배리어막(172) 위에서 상기 절연 몰드 패턴(160a)에 의해 정의된 공간(S)을 채우는 제2 도전층(174)을 형성한다.
상기 제2 배리어막(172)은 예를 들면 상기 절연 몰드 패턴(160a)에 의해 정의된 공간(S)의 내부를 채우는 제2 도전층(174)의 금속 원자가 그 주위의 다른 막으로 확산되는 것을 방지하기 위하여 형성하는 것이다. 상기 제2 배리어막(172)은 상기 공간(S)의 폭 및 깊이에 따라 수 내지 수 백 Å의 두께를 가지도록 형성될 수 있다. 예를 들면, 상기 제2 배리어막(172)은 약 5 ∼ 150 Å의 두께를 가지도록 형성될 수 있다. 상기 제2 배리어막(172)은 Ta, TaN, TiN, TaSiN, TiSiN, WN, 또는 이들의 조합으로 이루어질 수 있으며, CVD (chemical vapor deposition) 공정 또는 스퍼터링 (sputtering) 공정을 이용하여 형성될 수 있다. 상기 제2 배리어막(172)을 형성하는 것은 본 발명에 있어서 필수적인 공정은 아니다. 경우에 따라 상기 제2 배리어막(172)의 형성 공정은 생략될 수 있다.
상기 제2 도전층(174)은 예를 들면 Cu, W 및 Al로 이루어지는 군에서 선택되는 어느 하나의 금속으로 이루어질 수 있다. 일 예로서, 상기 제2 도전층(174)은 비교적 작은 비저항을 가지는 Cu로 이루어질 수 있다. 상기 제2 도전층(174)을 형성하기 위하여 PVD (physical vapor deposition) 공정 또는 전기도금 공정을 이용할 수 있다.
상기 제2 도전층(174)을 형성하기 위하여 PVD 공정을 이용하는 상기 제1 공정 및 전기도금 공정을 이용하는 제2 공정을 거칠 수 있다. 예를 들면, 상기 제2 도전층(174)을 Cu로 형성하는 경우, 상기 제2 도전층(174)을 형성하기 위하여 먼저 상기 제2 배리어막(172) 위에 제1 Cu막을 PVD 공정에 의해 형성한 후, 상기 제1 Cu막을 시드층 (seed layer)으로 하여 Cu 전기도금 공정을 행하여 제2 Cu막을 형성할 수 있다. 이와 같은 공정을 이용하는 경우, 상기 제1 Cu막이 후속의 전기도금 공정에서의 초기 핵생성 자리를 제공하는 역할을 하여, 상기 제1 Cu막 위에 전기도금 공정에 의해 형성되는 제2 Cu막의 균일성이 향상될 수 있다. 상기 제1 Cu막은 예를 들면 약 100 ∼ 500 Å의 두께로 형성될 수 있다. 상기 제2 Cu막은 상기 공간(S)을 완전히 채우기에 충분한 두께로 형성된다. 예를 들면, 상기 제2 Cu막은 약 1000 ∼ 10000 Å의 두께로 형성될 수 있다.
도 2k를 참조하면, 상기 절연 몰드 패턴(160a)의 상면이 노출될 때까지 상기 제2 도전층(174) 및 제2 배리어막(172)의 일부를 에치백 또는 CMP 공정에 의해 제거하여, 상기 절연 몰드 패턴(160a)에 의해 정의되는 공간(S) 내에 남아 있는 제2 배리어 패턴(172a) 및 제2 도전 패턴(174a)으로 이루어지는 복수의 배선 라인(170a)을 형성한다. 상기 복수의 배선 라인(170a)은 도 1에 예시된 복수의 비트 라인(30)을 구성할 수 있다.
상기 설명한 방법에 따라 제조된 본 발명에 따른 반도체 소자에서, 상기 복수의 배선 라인(170a) 중 상호 인접한 2 개의 배선 라인(170a) 사이, 그리고 상기 복수의 배선 라인(170a)과 복수의 콘택 플러그(140a)와의 사이에 상기 식각 마스크 패턴(132a) 및 절연 스페이서(150a)가 남아 있는 구조가 얻어진다.
상기 콘택 플러그(140a)와 상기 배선 라인(170a)과의 사이에 형성되어 있는 상기 식각 마스크 패턴(132a) 및 절연 스페이서(150a)로 인해, 상호 인접한 2 개의 콘택 플러그(140a) 사이의 영역에서 이들의 위에 형성된 복수의 배선 라인(170a)과의 사이에 충분한 절연 마진이 확보된다. 따라서, 도 2i에 도시한 바와 같이 상기 미세 마스크 패턴(162)과 상기 복수의 콘택 플러그(140a)와의 사이에 미스얼라인이 발생된 경우에도, 상기 배선 라인(170a)과의 전기적 연결이 필요한 콘택 플러그(140a)가 아닌, 그에 인접한 다른 콘택 플러그(140a)와의 사이의 단락으로 인한 브릿지 현상을 방지할 수 있다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 및 도 3b는 도 1의 II - II'선 단면에 대응되는 도면들이다. 도 3a 및 도 3b에 있어서 도 2a 내지 도 2k를 참조하여 설명한 제1 실시예에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 여기서는 이들에 대한 상세한 설명은 생략한다.
도 3a를 참조하면, 도 2a 내지 도 2k를 참조하여 설명한 바와 같은 방법으로, 반도체 기판(100)상에 식각 마스크 패턴(132a), 콘택 플러그(140a), 및 절연 스페이서(150a)를 형성한 후, 상기 절연 스페이서(150a)가 형성된 결과물상에 배선층(270)을 형성한다. 상기 배선층(270)은 제3 배리어막(272) 및 제3 도전층(274)으로 이루어진다.
상기 배선층(270)을 형성하기 위하여, 먼저 상기 절연 스페이서(150a)를 통해 노출되는 콘택 플러그(140a)의 상면, 절연 스페이서(150a)의 측벽, 그리고 상기 식각 마스크 패턴(132a)의 노출 표면 위에 제3 배리어막(272)을 형성한다. 그 후, 상기 제3 배리어막(272) 위에 제3 도전층(274)을 형성한다.
상기 제3 배리어막(272)은 예를 들면 Ta, TaN, TiN, TaSiN, TiSiN, WN, 또는 이들의 조합으로 이루어질 수 있으며, CVD (chemical vapor deposition) 공정 또는 스퍼터링 공정을 이용하여 형성될 수 있다. 상기 제3 배리어막(272)을 형성하는 것은 본 발명에 있어서 필수적인 공정은 아니다. 경우에 따라 상기 제3 배리어막(272)의 형성 공정은 생략될 수 있다. 상기 제3 도전층(274)은 예를 들면 W 및 Al로 이루어지는 군에서 선택되는 어느 하나의 금속으로 이루어질 수 있다. 일 예로서, 제3 배리어막(272)은 WN으로 이루어지고, 상기 제3 도전층(274)은 W로 이루어질 수 있다.
도 3b를 참조하면, 포토리소그래피 공정을 이용하거나 또는 포토리소그래피 공정에 의해 형성된 패턴의 피치를 자기정렬 방식에 의해 감소시켜 패턴 밀도를 2 배로 증가시키는 더블 패터닝 공정을 이용하여 형성된 미세 마스크 패턴(도시 생략)을 식각 마스크로 이용하여 상기 배선층(270)의 제3 도전층(274) 및 제3 배리어막(272)을 차례로 식각하여, 제3 배리어 패턴(272a) 및 제3 도전 패턴(274a)으로 이루어지는 복수의 배선 패턴(270a)을 형성한다.
상기 설명한 방법에 따라 제조된 본 발명에 따른 반도체 소자에서, 상기 복수의 배선 라인(270a) 중 상호 인접한 2 개의 배선 라인(270a) 사이, 그리고 상기 복수의 배선 라인(270a)과 복수의 콘택 플러그(140a)와의 사이에 상기 식각 마스크 패턴(132a) 및 절연 스페이서(150a)가 남아 있는 구조가 얻어진다.
상기 콘택 플러그(140a)와 상기 배선 라인(270a)과의 사이에 형성되어 있는 상기 식각 마스크 패턴(132a) 및 절연 스페이서(150a)로 인해, 상호 인접한 2 개의 콘택 플러그(140a) 사이의 영역에서 이들의 위에 형성된 복수의 배선 라인(270a)과의 사이에 충분한 절연 마진이 확보된다. 따라서, 도 3b에 도시한 바와 같이 상기 복수의 배선 라인(270a)과 복수의 콘택 플러그(140a)와의 사이에 미스얼라인이 발생된 경우에도, 상기 배선 라인(270a)과의 전기적 연결이 필요한 콘택 플러그(140a)가 아닌, 그에 인접한 다른 콘택 플러그(140a)와의 사이의 단락으로 인한 브릿지 현상을 방지할 수 있다.
도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법에 따라 형성된 복수의 콘택 플러그(140a), 식각 마스크 패턴(132a), 절연 스페이서(150a), 및 복수의 배선 라인(170a)의 일부 영역에 대한 평면 레이아웃을 개략적으로 도시한 도면이다.
도 4에서 볼 수 있는 바와 같이, 본 발명에 따른 반도체 소자에서, 상기 복수의 배선 라인(170a) 중 상호 인접한 2 개의 배선 라인(170a) 사이, 그리고 상기 복수의 배선 라인(170a)과 복수의 콘택 플러그(140a)와의 사이에 각각 상기 식각 마스크 패턴(132a) 및 절연 스페이서(150a)가 남아 있다. 이로 인해, 상기 복수의 배선 라인(170a)을 형성할 때 상기 복수의 콘택 플러그(140a)와 복수의 배선 라인(170a)과의 사이에 미스얼라인이 발생하는 경우에도 상기 복수의 배선 라인 중 어느 하나의 배선 라인(170a)과의 전기적 연결이 필요한 콘택 플러그(140a)와의 전기적 연결이 용이하며, 상기 배선 라인(170a)과 콘택 플러그(140a)와의 사이에 원하지 않는 단락으로 인한 브릿지 현상을 방지할 수 있다.
또한, 상기 식각 마스크 패턴(132a)이 상호 인접한 2 개의 배선 라인 사이에 남아 있는 구조에서, 상기 식각 마스크 패턴(132a)이 비교적 유전율이 높은 물질, 예들 들면 실리콘 질화막으로 이루어지는 경우에도 상기 식각 마스크 패턴(132a)이 상기 복수의 배선 라인(170a)의 하부에서 상기 층간절연막(120)의 상면을 전면적으로 덮도록 형성되어 있으므로, 복수의 배선 라인(170a) 중 상호 인접한 2 개의 배선 라인(170a) 사이의 간격이 좁아지더라도 상기 식각 마스크 패턴(132a)으로 인해 커플링 커패시터가 형성될 염려는 없으며, 따라서 복수의 배선 라인(170a) 사이에 남아 있는 식각 마스크 패턴(132a)으로 인한 RC 지연 문제는 야기되지 않는다.
도시하지는 않았으나, 본 발명의 제2 실시예에 따라 제조된 반도체 소자의 경우에도 도 4와 유사한 평면 레이아웃이 얻어지며, 따라서 본 발명의 제2 실시예에 따라 제조된 반도체 소자에서도 제1 실시예의 경우와 동일한 효과를 기대할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 예시적인 배선 패턴의 레이아웃(layout)이다.
도 2a 내지 도 2k는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4는 제1 실시예에 따라 제조된 반도체 소자의 일부 구성 요소들의 일부 영역에 대한 평면 레이아웃을 개략적으로 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
12: 활성 영역, 20: 다이렉트 콘택, 30: 비트 라인, 100: 반도체 기판, 112: 식각정지용 절연막, 120: 층간절연막, 124: 콘택홀, 126: 리세스 공간, 130: 하드마스크층, 130a: 하드마스크 패턴, 132: 식각 마스크층, 132a: 식각 마스크 패턴, 134: 보호막, 134a: 보호막 패턴, 140: 도전층, 140a: 콘택 플러그, 142: 제1 배리어막, 142a: 제1 배리어 패턴, 144: 제1 도전층, 144a: 제1 도전 패턴, 150: 절연막, 150a: 절연 스페이서, 160: 절연 몰드층, 160a: 절연 몰드 패턴, 162: 미세 마스크 패턴, 170: 배선층, 170a: 배선 라인, 172: 제2 배리어막, 172a: 제2 배리어 패턴, 174: 제2 도전층, 174a: 제2 도전 패턴, 272: 제3 배리어막, 272a: 제3 배리어 패턴, 274a: 제3 도전 패턴, 270a: 배선 라인.

Claims (20)

  1. 복수의 도전 영역을 포함하는 기판과,
    상기 기판 위에서 상기 기판과 평행한 상면을 가지도록 형성되고 상기 도전 영역을 노출시키는 복수의 콘택홀이 형성되어 있는 층간절연막과,
    상기 층간절연막의 상면을 덮고 있는 제1 절연막과,
    상기 복수의 콘택홀을 관통하여 상기 복수의 도전 영역에 각각 연결되어 있고, 상기 기판의 상면으로부터의 거리가 상기 층간절연막의 상면까지의 거리보다 더 짧은 상면을 가지는 복수의 콘택 플러그와,
    상기 콘택홀 내에서 상기 콘택 플러그의 상면 중 센터 영역을 노출시키도록 상기 층간절연막의 측벽과, 상기 제1 절연막의 측벽과, 상기 콘택 플러그의 상면중 에지 영역을 덮고 있는 링 형상의 복수의 절연 스페이서와,
    상기 제1 절연막 및 상기 절연 스페이서 위에서 상기 복수의 콘택 플러그에 각각 전기적으로 연결되어 있는 복수의 배선 라인을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 절연막 및 상기 절연 스페이서는 상기 층간절연막과는 다른 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 절연막 및 상기 절연 스페이서는 상호 동일한 물질로 이루어지고, 상기 층간절연막과는 서로 다른 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 절연막은 상기 층간절연막의 상면을 완전히 덮도록 형성되어 있는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 도전 영역은 상기 기판에 형성된 활성 영역인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 복수의 배선 라인은 일정한 피치(pitch)로 반복 형성되고 상호 평행하게 연장되는 복수의 비트 라인인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 복수의 배선 라인은 금속으로 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 복수의 배선 라인은 Cu를 포함하는 것을 특징으로 하는 반도체 소자.
  9. 도전 영역을 가지는 반도체 기판 위에 층간절연막을 형성하는 단계와,
    상기 층간절연막 위에 제1 절연막을 포함하는 하드마스크 패턴을 형성하는 단계와,
    상기 하드마스크 패턴을 식각 마스크로 하여 상기 층간절연막을 식각하여 상기 도전 영역을 노출시키는 복수의 콘택홀을 형성하는 단계와,
    상기 콘택홀 내에서 각각 상기 층간절연막의 측벽의 일부가 노출되도록 상기 층간절연막의 상면 보다 낮은 높이의 상면을 가지는 복수의 콘택 플러그를 상기 복수의 콘택홀 내에 형성하는 단계와,
    상기 콘택홀 내에서 상기 콘택 플러그의 상면 중 센터 영역을 노출시키도록 상기 층간절연막의 측벽과, 상기 제1 절연막의 측벽과, 상기 콘택 플러그의 상면중 에지 영역을 덮고 있는 링 형상의 복수의 절연 스페이서를 형성하는 단계와,
    상기 복수의 콘택 플러그에 각각 전기적으로 연결되는 복수의 배선 라인을 상기 제1 절연막 및 상기 절연 스페이서 위에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 하드마스크 패턴은 상기 제1 절연막과, 상기 제1 절연막을 덮는 보호막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 절연막은 질화막으로 이루어지고,
    상기 보호막은 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제9항에 있어서,
    상기 복수의 콘택 플러그를 형성하는 단계는
    상기 하드마스크 패턴 및 상기 콘택홀이 형성된 결과물상에 상기 콘택홀을 채우는 도전층을 형성하는 단계와,
    상기 도전층이 상기 콘택홀 내에만 남도록 상기 도전층의 일부를 제거하는 단계와,
    상기 복수의 콘택홀 내에서 각각 상기 층간절연막의 측벽의 일부가 노출되도록 상기 도전층의 다른 일부를 제거하여 상기 복수의 콘택홀 각각의 입구측에 리세스 공간을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 도전층이 상기 콘택홀 내에만 남도록 상기 도전층의 일부를 제거하는 단계에서, 상기 하드마스크 패턴을 식각 정지층으로 이용하여 상기 도전층을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 도전층은 상기 콘택홀의 내벽을 덮는 제1 배리어막과,
    상기 제1 배리어막 위에서 상기 콘택홀을 채우는 제1 도전층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제12항에 있어서,
    상기 도전층의 다른 일부를 제거하여 상기 복수의 콘택홀 각각의 입구측에 리세스 공간을 형성하는 단계에서, 상기 도전층의 다른 일부를 제거하기 위하여 상기 하드마스크 패턴의 제1 절연막을 식각 마스크로 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제12항에 있어서,
    상기 복수의 절연 스페이서를 형성하는 단계는
    상기 제1 절연막과, 상기 리세스 공간에서 노출되어 있는 상기 콘택 플러그의 상면 및 상기 층간절연막의 측벽을 덮는 제2 절연막을 형성하는 단계와,
    상기 콘택 플러그의 상면중 일부가 노출되도록 상기 제2 절연막의 일부를 제 거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 절연막 및 제2 절연막은 각각 상기 층간절연막과는 다른 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제9항에 있어서,
    상기 복수의 배선 라인을 형성하는 단계는
    상기 제1 절연막, 상기 복수의 절연 스페이서, 및 상기 복수의 콘택 플러그 위에 제3 절연막을 형성하는 단계와,
    상기 제3 절연막을 패터닝하여 상기 복수의 콘택 플러그의 상면을 각각 노출시키는 공간이 형성된 절연 몰드 패턴을 상기 제1 절연막 및 상기 복수의 절연 스페이서 위에 형성하는 단계와,
    상기 공간 내에 배선 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 배선 라인을 형성하기 위하여 전기 도금 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제9항에 있어서,
    상기 복수의 배선 라인을 형성하는 단계는
    상기 제1 절연막, 상기 복수의 절연 스페이서, 및 상기 복수의 콘택 플러그 위에 배선 라인 형성용 도전층을 형성하는 단계와,
    상기 배선 라인 형성용 도전층을 패터닝하여 상기 제1 절연막 및 상기 복수의 절연 스페이서 위에 상기 복수의 콘택 플러그에 각각 접하는 상기 복수의 배선 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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