JP4282444B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、多層配線構造を有する半導体装置およびその製造方法に関する。
年々、高集積化の進む半導体装置においては、微細化への要求として回路設計ルールの縮小化が取り入れられている。この回路設計の微細化は、直接回路面積の縮小に直結している。例えば、多層配線構造を有する集積回路においては、隣り合うＶｉａ-Ｈｏｌｅ（ビアホール）間の距離が短くなることにより、その上層に形成されるメタル配線とＶｉａ-Ｈｏｌｅ間の距離も同時に狭くなる状況にある。
このＶｉａ-Ｈｏｌｅとメタル配線間の距離の縮小は、リソグラフィ工程の位置合わせマージンが小さくなって加工技術を難しくすることに加えて、隣り合う配線パターン間の距離が短くなることで、十分な電気的絶縁性を得ること事態が困難となり、絶縁間距離が十分に得られない場合にはショート不良（絶縁破壊や直接的な短絡）の発生や寄生容量の問題が発生し、安定的なデバイス動作を得る事がより一層厳しくなる状況にある。
図１０および図１１はこの様子を示している。図１０（ａ），（ｂ）は多層配線構造の一例を、パターニングの合わせズレが発生しない場合（ａ）と合わせズレが発生した場合（ｂ）の形成例を示している。図１０（ａ），（ｂ）に示すように、シリコン基板１上に下層側配線層となるＡｌ−Ｃｕ層２が形成され、この上にバリアメタル層となるＴｉＮ層３が形成されている。ＴｉＮ層３の上には層間配線層４が形成されている。この層間配線層４は、ｄ−ＴＥＯＳ膜５の所定部分に上下方向に貫通するようにＶｉａ-Ｈｏｌｅが形成されその内部にタングステン（Ｗ）などのコンタクトプラグ６ａ，６ｂが形成されている。
この層間配線層４の上部に、コンタクトプラグ６ａ，６ｂの形成位置に対応して上層側配線層となるバリアメタル層７ａ，７ｂ、Ａｌ−Ｃｕ層８ａ，８ｂ、バリアメタル層９ａ，９ｂがパターニングされている。上層側配線層の電極間距離ｄ０は例えば８０ｎｍである。同図（ｂ）では、上層側配線層のパターニングでズレ量Ａで合わせズレが生じている場合である。
図１１は製造工程の一部に対応した断面図を示すもので、同図（ａ）に示すように、下層側配線層のＡｌ-Ｃｕ層２とＴｉＮ膜３を形成した上に、ｄ-ＴＥＯＳ膜５（例えば、膜厚５００ｎｍ）を成膜し、コンタクトプラグ材のタングステン６ａ，６ｂを埋め込み形成する。
同図（ｂ）は、同図（ａ）の状態から、層間絶縁膜であるｄ-ＴＥＯＳ膜５上にＴｉＮ膜７、上層配線材料のＡｌ-Ｃｕ膜８、ＴｉＮ９を成膜し、配線回路に対応するレジスト１０ａ，１０ｂをパターンニングした状態である。リソグラフィ工程での合わせズレ（合わせズレ量Ａは例えば５０ｎｍ）が発生している。
同図（ｂ）は、同図（ａ）の状態から、層間絶縁膜であるｄ-ＴＥＯＳ膜５上にＴｉＮ膜７、上層配線材料のＡｌ-Ｃｕ膜８、ＴｉＮ９を成膜し、配線回路に対応するレジスト１０ａ，１０ｂをパターンニングした状態である。リソグラフィ工程での合わせズレ（合わせズレ量Ａは例えば５０ｎｍ）が発生している。
ＲＩＥ工程により、ＴｉＮ膜９、Ａｌ-Ｃｕ膜８、ＴｉＮ膜７をガスプラズマを用いてエッチング処理を行い、図１０（ｂ）に示したような状態のものが得られる。この時、ＴｉＮ膜９ａ，９ｂとＡｌ-Ｃｕ膜８ａ，８ｂとＴｉＮ膜７ａ，７ｂは、リソグラフィー工程により生じた合わせズレ量＝Ａを反映し、タングステン６ａ，６ｂに対して、合わせズレが発生した状態で電気的接触状態が形成されている。
上述のような合わせズレの発生で、合わせズレ量Ａが例えば３０ｎｍのときは隣接するタングステン６ｂとの絶縁間距離ｄ１は５０ｎｍとなるので、十分な絶縁距離が確保できていることから、デバイス動作上問題が発生することはない。しかし、合わせズレ量Ａが５０ｎｍになると、絶縁間距離ｄ１が３０ｎｍとなるので、電気的短絡や寄生容量の誘発を起こしてしまうことが予想される。
この対策として、従来では、リソグラフィ工程の合わせスペックの見直しやＶｉａ Ｈｏｌｅ径自体の縮小化を行うことで対応していた。しかし、回路設計ルールの縮小に対しては、絶縁間距離そのものの距離が得られ難くなると同時に、更なるリソグラフィ工程の合わせスペックの見直しは装置性能上極めて困難であり、Ｖｉａ Ｈｏｌｅ径そのもののバラツキ幅によっても、安定的な絶縁間距離を得ることも厳しい状況にある。また同時に、Ｖｉａ Ｈｏｌｅ径自体の縮小化を行ったとしても、この場合、接合面積の低下に直結してしまう為、所望のデバイス動作が得られなくなり今後の半導体回路の製造上、問題解決が必要である。
この為、今後の多層配線回路の製造においては、微細化に対して安定的なデバイス動作を得る為に、配線間距離をいかに確保し、ショート不良の発生や寄生容量の発生を抑制するか特に重要である。このような対策をおこなったものとして例えば特許文献１あるいは特許文献２に示すようなものがある。
特開２０００−２０８６１５号公報
特開２００２−１７６０９８号公報
特許文献１のものは、半導体基板の下層側配線層と上層側配線層とを接続する層間接続構造を提供するもので、リソグラフィ工程で合わせズレが発生した場合でも隣接するコンタクト部分との電気的な絶縁距離を確保でき、十分な接触面積を確保することができる。
特許文献２のものは、ボーダーレス構造を有した多層配線回路の形成で、合わせズレに起因して上層側配線層のコンタクトパターンがコンタクトプラグに到達して短絡が発生しないように、あらかじめ下層側のコンタクトプラグの落とし込みを行うようにしている。
特許文献２のものは、ボーダーレス構造を有した多層配線回路の形成で、合わせズレに起因して上層側配線層のコンタクトパターンがコンタクトプラグに到達して短絡が発生しないように、あらかじめ下層側のコンタクトプラグの落とし込みを行うようにしている。
しかしながら、上記特許文献１、２のものは、コンタクトプラグを落とし込むエッチング処理時に、合わせズレ量に応じて隙間の幅が異なり、上層に層間絶縁膜を埋め込み形成する場合の埋め込み性に問題が生ずることがある。
本発明は上記のような事情を考慮してなされたもので、その目的は、リソグラフィ処理工程での合わせズレが発生することを考慮して、隣接するコンタクトプラグとの間の絶縁距離を確保することができ、安定した電気的特性を得ると共に、その場合でも上層に積層する層間絶縁膜の埋め込み性の低下をまねくことのないように安定したプロセスを提供することができる半導体装置およびその製造方法を提供することにある。
本発明は上記のような事情を考慮してなされたもので、その目的は、リソグラフィ処理工程での合わせズレが発生することを考慮して、隣接するコンタクトプラグとの間の絶縁距離を確保することができ、安定した電気的特性を得ると共に、その場合でも上層に積層する層間絶縁膜の埋め込み性の低下をまねくことのないように安定したプロセスを提供することができる半導体装置およびその製造方法を提供することにある。
本発明の半導体装置の一態様は、半導体基板上に形成された下層側配線層と、前記下層側配線層に電気的に接続されるよう前記下層側配線層上に形成された一対のコンタクトプラグであって、第１の上面と、前記第１の上面より低い位置に形成された第２の上面と、前記第１および第２の上面に接続された第１の側面とをそれぞれ有するコンタクトプラグと、前記一対のコンタクトプラグ間の前記下層側配線層上に形成され、前記一方のコンタクトプラグの前記第１の上面と面一な第３の上面と、前記他方のコンタクトプラグの前記第２の上面と面一な第４の上面と、前記第３および第４の上面に接続された第２の側面とを有する層間絶縁膜と、前記第１および第３の上面上に形成された上層側配線層であって、前記第１の側面と面一な第３の側面と、前記第２の側面に面一な第４の側面とを有する上層側配線とを備えた層間配線構造を有するところに特徴を有する。
上記構成によれば、上層配線層の配線間距離が短く設定された部分では層間配線層の層間絶縁膜及びコンタクトプラグを掘り下げるように形成された凹状の落とし込み部が設けられているので、層間配線層上に形成する上層配線層のパターニングのズレが生じている場合でも絶縁距離を確保することができると共に、上層に積層する絶縁膜などの埋め込み性を低下させることがない構造を得ることができる。
また、本発明の半導体装置の製造方法の一態様は、半導体基板上に下層配線層を形成する工程と、この下層配線層上に層間絶縁膜を形成する工程と、この層間絶縁膜中に前記下層配線層と電気的に接触するコンタクトプラグを形成することにより層間配線層を形成する工程と、この層間配線層上に前記コンタクトプラグと電気的に接触する上層配線層を形成する工程と、この上層配線層を前記コンタクトプラグに対応してパターニングする工程とを備え、前記上層配線層をコンタクトプラグに対応してパターニングする工程では、当該上層配線層をエッチングした後、露出している前記層間配線層の前記層間絶縁膜及び前記コンタクトプラグを共にエッチングするところに特徴を有する。
上記製造方法によれば、層間配線層上に上層配線層を形成する工程で、パターニングのためのリソグラフィ処理で合わせズレが発生した場合でも、形成した上層配線層のパターニングに加えて、層間配線層の層間絶縁膜及びコンタクトプラグを共に落としこみエッチング処理を行うことで、対応するコンタクトプラグとの電気的接触状態を良好に得ると共に、隣接するコンタクトプラグとの間の絶縁距離を確保することができ、しかも、層間配線層に落とし込み部を形成する際に合わせズレに伴うコンタクトプラグのエッチング処理が行われることで落とし込み幅が一定間隔で確保できるので、後続の工程で層間絶縁膜などを形成する際に、埋め込み性を確保することができるようになる。
本発明の半導体装置によれば、リソグラフィ処理工程での合わせズレが発生することを考慮して、隣接するコンタクトプラグとの間の絶縁距離を確保することができ、安定した電気的特性を得ると共に、その場合でも上層に積層する層間絶縁膜の埋め込み性の低下をまねくことのないように安定したプロセスを得ることができる。
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照して説明する。なお、使用する図面では、いずれも多層配線構造の部分の断面を模式的に示すもので、寸法関係は説明の便宜上必ずしも一致しない場合がある。
図１（ａ），（ｂ）は本実施形態における多層配線構造の１層分について示すもので、同図（ａ）はパターニングの際の位置ズレの発生がない場合のものであり、同図（ｂ）は位置ズレが発生している場合のものである。
以下、本発明の第１の実施形態について図１ないし図３を参照して説明する。なお、使用する図面では、いずれも多層配線構造の部分の断面を模式的に示すもので、寸法関係は説明の便宜上必ずしも一致しない場合がある。
図１（ａ），（ｂ）は本実施形態における多層配線構造の１層分について示すもので、同図（ａ）はパターニングの際の位置ズレの発生がない場合のものであり、同図（ｂ）は位置ズレが発生している場合のものである。
まず、同図（ａ）において、下地となる半導体基板としてのシリコン基板１１上に下層側配線層としてのＡｌ−Ｃｕ膜１２が形成され、この上にバリアメタル層となるＴｉＮ膜１３が形成されている。ＴｉＮ膜１３の上には層間配線層１４が形成されている。この層間配線層１４は、層間絶縁膜としてのｄ−ＴＥＯＳ膜１５の所定部分に上下方向に貫通するようにＶｉａ-Ｈｏｌｅが形成され、その内部にコンタクトプラグとしてのＷ（タングステン）プラグ１６ａ，１６ｂが埋め込み形成されている。
そして、この構成においては、このＷプラグ１６ａ，１６ｂは、ｄ−ＴＥＯＳ膜１５の表面から突出するように形成されている。これは、後述する製造工程で説明するように、ｄ−ＴＥＯＳ膜１５がＷプラグ１６ａ，１６ｂの上面と同じ高さに形成されていたのに対して落とし込み部Ｐを形成することで相対的にＷプラグ１６ａ，１６ｂが突出する形状となったものである。
この層間配線層１４の上部に、Ｗプラグ１６ａ，１６ｂの形成位置に対応して上層側配線層となるバリアメタルのＴｉＮ膜１７ａ，１７ｂ、配線層のＡｌ−Ｃｕ膜１８ａ，１８ｂ、バリアメタルのＴｉＮ膜１９ａ，１９ｂがパターニングされている。この後、必要に応じて上層にさらに配線層を形成する場合には、ＴｉＮ膜１９ａ，１９ｂの上面に絶縁膜を形成した後、同様にして多層配線構造を形成していくことができる。この状態では、上層側の電極部間は距離ｄ０だけ離間した状態で形成されている。
上記したものでは、上層側配線層形成時にパターニングの合わせズレが発生していないから、Ｗプラグ１６ａ，１６ｂの部分がそのまま突出した形状として形成されているが、合わせズレが生じた場合には以下に説明するような構成になる。
すなわち、同図（ｂ）では、上層側配線層となるＴｉＮ膜１７、Ａｌ−Ｃｕ膜１８、ＴｉＮ膜１９を積層形成した後のリソグラフィ処理工程において、マスクパターンの合わせズレが距離Ａ生じた場合を示している。この構成では、合わせズレが発生したことにより、Ｗプラグ１６ａ，１６ｂとｄ−ＴＥＯＳ膜１５が共に落とし込みのエッチングがなされた状態で層間配線層１４ａが形成されている。この場合には、図中左側の上層側配線層のＴｉＮ膜１７ａ，Ａｌ−Ｃｕ膜１８ａ，ＴｉＮ膜１９ａのパターンと右側のＷプラグ１６ｂとが近接した状態（距離ｄ１）に形成された場合で示している。
すなわち、同図（ｂ）では、上層側配線層となるＴｉＮ膜１７、Ａｌ−Ｃｕ膜１８、ＴｉＮ膜１９を積層形成した後のリソグラフィ処理工程において、マスクパターンの合わせズレが距離Ａ生じた場合を示している。この構成では、合わせズレが発生したことにより、Ｗプラグ１６ａ，１６ｂとｄ−ＴＥＯＳ膜１５が共に落とし込みのエッチングがなされた状態で層間配線層１４ａが形成されている。この場合には、図中左側の上層側配線層のＴｉＮ膜１７ａ，Ａｌ−Ｃｕ膜１８ａ，ＴｉＮ膜１９ａのパターンと右側のＷプラグ１６ｂとが近接した状態（距離ｄ１）に形成された場合で示している。
この場合でも、本構成では、ＴｉＮ膜１７ａの下面と隣接するコンタクトプラグ１６ｂの上面との間で所定距離の高低差を有するよう、落とし込み部Ｐが形成されているので、Ｗプラグ１６ｂと上層側配線層のＡｌ−Ｃｕ膜１７ａとの間の距離がｄ１ではなく、落とし込み部Ｐの深さ寸法ｆ分に対応した直線距離を絶縁距離として確保することができる。この結果、例えば、合わせズレの水平距離ｄ１がほとんどゼロとなった場合でも、落とし込み部Ｐの落とし込み寸法ｆが確保されていることで、絶縁距離を一定量以上となるように確保することができるものである。
次に、上記構成の製造工程について図２および図３を参照して説明する。図２および図３製造工程の一部に対応した断面図を示している。まず、図２では合わせズレが発生していない場合の模式的断面を示している。同図（ａ）に示すように、下層側配線層のＡｌ-Ｃｕ膜１２とバリアメタル層の材料となるＴｉＮ膜１３上に、層間絶縁膜となるｄ-ＴＥＯＳ膜１５（例えば、膜厚は５００ｎｍである）が成膜され、更に、層間絶縁膜中には、ＲＩＥ（反応性イオンエッチング）工程によりＶｉａ Ｈｏｌｅパターン（例えば、Ｈｏｌｅ径は１５０ｎｍである）を形成した後、スパッタ成膜よってＶｉａ Ｈｏｌｅ中に、コンタクトプラグ材となるＷプラグ１６ａ，１６ｂが埋め込まれた状態を示している。この時、Ｖｉａ Ｈｏｌｅに埋め込まれたＷプラグ１６ａ，１６ｂは、スパッタにより成膜された後、ＣＭＰにより層間絶縁膜であるｄ-ＴＥＯＳ膜１５の表面と共に平坦化処理が行われている。図中に示す、ｄ０は、隣り合うＶｉａ Ｈｏｌｅ間距離を示し、この場合ｄ０=８０ｎｍの仕上がりとなっている。
同図（ｂ）は、同図（ａ）の状態から、層間絶縁膜であるｄ-ＴＥＯＳ膜１５上にバリアメタル材となるＴｉＮ膜１７と、上層配線材料となるＡｌ-Ｃｕ膜１８と同じくバリアメタルとなるＴｉＮ膜１９を成膜した状態を示している。ＴｉＮ１９上には、リソグラフィ工程により、図示のようにレジスト２０ａ，２０ｂ（例えば、レジストの幅は１５０ｎｍである）を配線回路のパターンに形成した状態を示している。
この後、上層側配線層を形成すべくエッチング処理する。ここでは、レジスト２０ａ，２０ｂをエッチングのマスク材として、ＲＩＥ工程により、ＴｉＮ膜１９と上層配線材料となるＡｌ-Ｃｕ膜１８と同じくバリアメタルとなるＴｉＮ膜１７を、例えばＢＣｌ３/Ｃｌ（例えば流量はＢＣｌ３/Ｃｌ=５０/５０ｓｃｃｍ）からなるガスプラズマを用いてエッチング処理を行う。
さらに、続けて層間配線層１４の落とし込み部Ｐを形成するエッチング処理を行う。このときのエッチング条件は、例えば、Ｗプラグ１６ａ，１６ｂが露出している場合に対応して例えばＣＦ４/Ａｒ（例えば流量は３０/５０ｓｃｃｍ）からなるガスプラズマを用いることで、Ｗプラグ１６ａ，１６ｂと層間絶縁膜であるｄ-ＴＥＯＳ膜１５とを同時にエッチングできる条件とする。
そして、エッチング量は、バリアメタルであるＴｉＮ膜１７ａ，１７ｂの下面より落とし込み深さｆだけ下側に位置する様にエッチング処理を行う。これにより、落とし込み部Ｐを形成する。この後、レジスト２０ａ，２０ｂをアッシング処理により除去すると、図１（ａ）に示すような状態に形成することができる。
また、上述の図２（ｂ）に示す状態にレジスト２０ａ，２０ｂをパターニング形成した状態において、合わせズレが発生している場合には、図３に示すような状態となっている。このとき、上記したエッチング処理で上層側配線層となるＴｉＮ膜１９、Ａｌ-Ｃｕ膜１８、およびＴｉＮ膜１７をエッチングすると、層間配線層１４の表面にはＷプラグ１６ａ，１６ｂが露出した状態となる。
また、上述の図２（ｂ）に示す状態にレジスト２０ａ，２０ｂをパターニング形成した状態において、合わせズレが発生している場合には、図３に示すような状態となっている。このとき、上記したエッチング処理で上層側配線層となるＴｉＮ膜１９、Ａｌ-Ｃｕ膜１８、およびＴｉＮ膜１７をエッチングすると、層間配線層１４の表面にはＷプラグ１６ａ，１６ｂが露出した状態となる。
したがって、この後の層間配線層の落とし込みエッチングを行う際には、上述したエッチング条件を用いることで、Ｗプラグ１６ａ，１６ｂとｄ−ＴＥＯＳ膜１５の両者をエッチングすることになる。
このとき、上層側配線層となるＴｉＮ膜１９ａ，１９ｂ、Ａｌ-Ｃｕ膜１８ａ,１８ｂ、ＴｉＮ膜１７ａ，１７ｂとは、リソグラフィ工程により生じた合わせズレ量Ａが反映されるので、Ｖｉａ Ｈｏｌｅ内に形成されたＷプラグ１６ａ，１６ｂに対して、合わせズレが発生した状態で接合が行われている。しかし、ＴｉＮ膜１９ａ,Ａｌ-Ｃｕ膜１８ａ，ＴｉＮ膜１７ａの上層側配線層と、それに隣接するＶｉａ Ｈｏｌｅ内に形成されたＷプラグ１６ｂとの絶縁間距離は、次のようになるので絶縁距離が確保できるようになる。
このとき、上層側配線層となるＴｉＮ膜１９ａ，１９ｂ、Ａｌ-Ｃｕ膜１８ａ,１８ｂ、ＴｉＮ膜１７ａ，１７ｂとは、リソグラフィ工程により生じた合わせズレ量Ａが反映されるので、Ｖｉａ Ｈｏｌｅ内に形成されたＷプラグ１６ａ，１６ｂに対して、合わせズレが発生した状態で接合が行われている。しかし、ＴｉＮ膜１９ａ,Ａｌ-Ｃｕ膜１８ａ，ＴｉＮ膜１７ａの上層側配線層と、それに隣接するＶｉａ Ｈｏｌｅ内に形成されたＷプラグ１６ｂとの絶縁間距離は、次のようになるので絶縁距離が確保できるようになる。
すなわち、ズレが発生しない場合の離間距離ｄ０に対して、ズレ量Ａが発生している場合には、二次元的な離間距離ｄ１は、上記ｄ０からズレ量Ａを差し引いた値となるが、落とし込み量ｆだけ深さ方向にも離間するので、例えば落とし込み量ｆを２０ｎｍとすると、面に沿った離間距離は両者の和（＝ｄ１＋ｆ）となり、直線距離にするとｄ１およびｆの自乗和の平方根（三平方の定理）の値となる。
これによって、所望の絶縁間距離を満たしデバイス動作の安定性を得ることが可能となる。したがって、例えば、落とし込み量ｆが必要な絶縁距離に設定されている場合には、ズレ量Ａが最大ｄ０まで発生しても深さ方向の落とし込み量ｆのみによって絶縁距離が確保することができるようになる。
このような本実施形態によれば、次のような効果を得ることができる。すなわち、上層側配線層をパターニングする際に、ＴｉＮ膜１９、Ａｌ−Ｃｕ膜１８およびＴｉＮ膜１７のエッチング処理に続けて、層間絶縁層１４についても落とし込みのエッチング処理を行うので、水平方向の絶縁距離ｄ０が合わせズレなどにより確保できない場合でも、落とし込み部Ｐを形成することで深さ方向に落とし込み量ｆが加算されるようになる。
これによって、リソグラフィ工程の合わせズレ量や回路設計ルールそのものの微細化にマージンが得られない場合でも、ショート不良の発生と寄生容量の誘発を抑えることが可能となる。しかも、その場合でもリソグラフィ回数を増やすことなくエッチング処理の追加を行うだけで達成することができコストの上昇を抑制することができる。
これによって、リソグラフィ工程の合わせズレ量や回路設計ルールそのものの微細化にマージンが得られない場合でも、ショート不良の発生と寄生容量の誘発を抑えることが可能となる。しかも、その場合でもリソグラフィ回数を増やすことなくエッチング処理の追加を行うだけで達成することができコストの上昇を抑制することができる。
（第１の参考例）
図４および図５は本発明に関連する第１の参考例を示すもので、以下、第１の実施形態と異なる部分について説明する。
図４（ａ），（ｂ）は多層配線構造の１層分について示すもので、同図（ａ）はパターニングの際の位置ズレの発生がない場合のものであり、同図（ｂ）は位置ズレが発生している場合のものである。同図（ａ）に示す位置ズレの発生がない場合の構成は、見かけ上従来技術で図１０（ａ）で示したものと同じであるが、製造工程上では、層間配線膜１４に代わる層間配線層２２の膜厚が落とし込み部Ｑの形成により落とし込み量ｆだけ薄くなるように形成されている。
図４および図５は本発明に関連する第１の参考例を示すもので、以下、第１の実施形態と異なる部分について説明する。
図４（ａ），（ｂ）は多層配線構造の１層分について示すもので、同図（ａ）はパターニングの際の位置ズレの発生がない場合のものであり、同図（ｂ）は位置ズレが発生している場合のものである。同図（ａ）に示す位置ズレの発生がない場合の構成は、見かけ上従来技術で図１０（ａ）で示したものと同じであるが、製造工程上では、層間配線膜１４に代わる層間配線層２２の膜厚が落とし込み部Ｑの形成により落とし込み量ｆだけ薄くなるように形成されている。
また、同図（ｂ）に示す合わせズレが発生している場合には、上層側配線層となるＴｉＮ膜１９ａ，１９ｂ、Ａｌ−Ｃｕ膜１８ａ，１８ｂ、ＴｉＮ膜１７ａ，１７ｂの下層部分にｄ−ＴＥＯＳ膜１５に差し掛かっている部分が高くなって段差ができた状態となっている。
このように合わせズレが発生している場合でも、第１の実施形態と同様にして絶縁距離を確保した状態で層間配線層２２ａを形成することができるので、電気的に安定したものをプロセスの余裕度を持って実現することができる。また、工程の追加も極力少なくしてリソグラフィ処理の工程の増加をすることなく成しうる。
このように合わせズレが発生している場合でも、第１の実施形態と同様にして絶縁距離を確保した状態で層間配線層２２ａを形成することができるので、電気的に安定したものをプロセスの余裕度を持って実現することができる。また、工程の追加も極力少なくしてリソグラフィ処理の工程の増加をすることなく成しうる。
次に、上記構成の製造過程について図５を参照して説明する。同図（ａ）は、第１の実施形態と同様にして層間配線層２２を形成した状態である。次に、この状態から、同図（ｂ）に示すように、ＲＩＥ工程によりＷプラグ１６ａ，１６ｂのエッチバック処理を行う。これは、例えばＮＦ３／Ｏ２（流量は、例えば３０／５０ｓｃｃｍ）からなるガスプラズマにより、Ｗプラグ１６ａ，１６ｂがｄ-ＴＥＯＳ膜１５表層より下側に位置する様にエッチング処理をした状態を示している。図中に示すｆは、Ｗプラグ１６ａ，１６ｂがエッチバック処理により落とし込まれた量を示し、この場合、ｆ=２０ｎｍの落とし込み量に相当する。
次に、上記した状態から、エッチバック処理により落とし込みを行ったＷプラグ１６ａ，１６ｂと、層間絶縁膜であるｄ-ＴＥＯＳ膜１５上にバリアメタル材となるＴｉＮ膜１７と、上層側配線層の材料となるＡｌ-Ｃｕ膜１８と、バリアメタル材となるＴｉＮ膜１９とが順次成膜される。ＴｉＮ膜１９上には、リソグラフィ工程により、同図（ｃ）に示すように、配線回路に対応するレジスト２０ａ，２０ｂ（例えば、レジストの幅は１５０ｎｍである）のパターニングが行われる。
このとき、パターニングの合わせズレが発生しない場合にはエッチング処理工程を経ることで図４（ａ）に示す構成が形成されるようになる。また、合わせズレが発生している場合には、同図（ｃ）のようになる。ここでのリソグラフィ工程により生じた合わせズレの量は、図４（ｂ）に示した合わせズレ量Ａであり、例えば５０ｎｍとなっている。
この後、第１の実施形態と同様にしてエッチング処理を行うことで図４（ａ）あるいは（ｂ）に示すような構成のものを形成することができるようになる。
この後、第１の実施形態と同様にしてエッチング処理を行うことで図４（ａ）あるいは（ｂ）に示すような構成のものを形成することができるようになる。
（第２の参考例）
図６ないし図９は本発明に関連する第２の参考例を示すもので、以下、第１の実施形態と異なる部分について説明する。前述同様に、図６（ａ），（ｂ）は、多層配線構造の１層分について示すもので、同図（ａ）はパターニングの際の合わせズレの発生がない場合のものであり、同図（ｂ）は合わせズレが発生している場合のものである。
図６ないし図９は本発明に関連する第２の参考例を示すもので、以下、第１の実施形態と異なる部分について説明する。前述同様に、図６（ａ），（ｂ）は、多層配線構造の１層分について示すもので、同図（ａ）はパターニングの際の合わせズレの発生がない場合のものであり、同図（ｂ）は合わせズレが発生している場合のものである。
図６（ａ）に示す構成は、第１の実施形態で図１（ａ）に示したものと略同じである。異なるところは、上部側配線層であるＴｉＮ膜１７ａ，１７ｂ、Ａｌ−Ｃｕ膜１８ａ，１８ｂ、ＴｉＮ膜１９ａ，１９ｂの幅寸法がコンタクトプラグとなるＷプラグ１６ａ，１６ｂよりも狭い幅となっているところである。
なお、この構成においては、製造上の過程で層間配線層２３が第１の実施形態における層間配線層１４とは異なる。また、同図（ｂ）の構成で説明するように、タングステン１６ａ，１６ｂのエッチング条件が異なることから、ｄ−ＴＥＯＳ膜１５よりも低いところまでエッチングされ、僅かな段差が生じている。また、図示はしないが、実際には、ｄ−ＴＥＯＳ膜１５の角部は丸みを帯びた状態にエッチングされるので、狭い隙間が発生することにはならない。
なお、この構成においては、製造上の過程で層間配線層２３が第１の実施形態における層間配線層１４とは異なる。また、同図（ｂ）の構成で説明するように、タングステン１６ａ，１６ｂのエッチング条件が異なることから、ｄ−ＴＥＯＳ膜１５よりも低いところまでエッチングされ、僅かな段差が生じている。また、図示はしないが、実際には、ｄ−ＴＥＯＳ膜１５の角部は丸みを帯びた状態にエッチングされるので、狭い隙間が発生することにはならない。
同図（ｂ）において、パターニングの合わせズレが生ずると、左側の上層側配線層を形成するＴｉＮ膜１７ａ，Ａｌ−Ｃｕ膜１８ａ，ＴｉＮ膜１９ａの部分とと右側のコンタクトプラグであるＷプラグ１６ｂとの間の絶縁距離が落とし込み部Ｒを形成することで落とし込み量ｆにより確保することができるようになる。
次に、上記構成の製造過程について説明する。図７（ａ）は、層間配線層２３を形成した状態である。同図（ｂ）は、この状態からｄ−ＴＥＯＳ膜１５をＣＨＦ３/Ａｒ/Ｏ２からなるガスプラズマに晒しＲＩＥ法によりエッチバック処理を行い、Ｗプラグ１６ａ，１６ｂがｄ−ＴＥＯＳ膜１５に対して突出するように加工した図である。エッチバック処理条件は、例えばＣＨＦ３/Ａｒ/Ｏ２=３０/１１０/５ｓｃｃｍで、エッチバック量は２０ｎｍである。
次に、上記構成の製造過程について説明する。図７（ａ）は、層間配線層２３を形成した状態である。同図（ｂ）は、この状態からｄ−ＴＥＯＳ膜１５をＣＨＦ３/Ａｒ/Ｏ２からなるガスプラズマに晒しＲＩＥ法によりエッチバック処理を行い、Ｗプラグ１６ａ，１６ｂがｄ−ＴＥＯＳ膜１５に対して突出するように加工した図である。エッチバック処理条件は、例えばＣＨＦ３/Ａｒ/Ｏ２=３０/１１０/５ｓｃｃｍで、エッチバック量は２０ｎｍである。
図８（ａ）は、上記の状態から上層側のＡl配線となるＴｉＮ膜１７、Ａｌ−Ｃｕ膜１８およびＴｉＮ膜１９を成膜し、この上に配線パターン形成用のレジスト２０ａ，２０ｂをパターニングしたものである。ここでは、例えばレジスト２０ａ，２０ｂのパターン幅は１００ｎｍであり、レジスト２０ａ，２０ｂのパターン間の離間距離は１００ｎｍである。これは、Ｗプラグ１６ａ，１６ｂの同幅寸法が１５０ｎｍで離間距離が８０ｎｍであることから、上層側配線層が狭い幅に設定されていることがわかる。これは、パターニングの際のマージンを高めるためのものである。
同図（ｂ）は、上記の状態からＴｉＮ膜１９、Ａｌ−Ｃｕ膜１８、ＴｉＮ膜１７をエッチング処理し、連続してｄ−ＴＥＯＳ膜１５の落とし込みのエッチング処理をした状態のものである。この後、レジスト２０ａ，２０ｂをアッシング処理することで図６（ａ）に示すような構成を得ることができる。
また、上層側配線層のパターニング処理時に合わせズレが生じた場合には、図９に示すように、同図（ａ）を経てレジスト２０ａ，２０ｂのパターニングをする際に同図（ｂ）のようになる。この状態で、エッチング処理をすると、同図（ｃ）に示すようにＷプラグ１６ａ，１６ｂが露出した状態になる。この後、プラグ１６ａ，１６ｂおよびｄ−ＴＥＯＳ膜１５がエッチングされる条件でエッチング処理をすると、図６（ｂ）に示すような形状が得られる。
また、上層側配線層のパターニング処理時に合わせズレが生じた場合には、図９に示すように、同図（ａ）を経てレジスト２０ａ，２０ｂのパターニングをする際に同図（ｂ）のようになる。この状態で、エッチング処理をすると、同図（ｃ）に示すようにＷプラグ１６ａ，１６ｂが露出した状態になる。この後、プラグ１６ａ，１６ｂおよびｄ−ＴＥＯＳ膜１５がエッチングされる条件でエッチング処理をすると、図６（ｂ）に示すような形状が得られる。
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
上記実施形態では、落とし込み量ｆを２０ｎｍの場合を例にとって示したが、この落とし込み量ｆの値は、デバイス動作上必要とされる絶縁間距離を確保できるのであれば、ＴｉＮ膜１７の底面から、層間配線層１４つまりタングステン１６ａ，１６ｂおよびｄ-ＴＥＯＳ膜１５の落とし込みを行う量は幾らであっても良い。これにより同様にショート不良の発生と寄生容量の誘発を抑えることが可能となる。
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
上記実施形態では、落とし込み量ｆを２０ｎｍの場合を例にとって示したが、この落とし込み量ｆの値は、デバイス動作上必要とされる絶縁間距離を確保できるのであれば、ＴｉＮ膜１７の底面から、層間配線層１４つまりタングステン１６ａ，１６ｂおよびｄ-ＴＥＯＳ膜１５の落とし込みを行う量は幾らであっても良い。これにより同様にショート不良の発生と寄生容量の誘発を抑えることが可能となる。
また、落とし込み量ｆの値は、例えば、合わせズレ量Ａに応じて適切な量に設定することもできる。合わせズレ量Ａが少ないときには落とし込み深さｆも浅くして後続の工程での層間絶縁膜の埋め込み性を高め、合わせズレ量Ａが多いときには落とし込み深さｆも深くして絶縁距離を確保することができる。
上記実施形態では、上層側配線層となるＴｉＮ膜１７、Ａｌ−Ｃｕ膜１８およびＴｉＮ膜１９ａ，１９ｂのエッチング処理と、Ｗプラグ１６ａ，１６ｂの落とし込みを行うエッチング処理は、それぞれ異なるガスプラズマによりエッチング処理を行っているが、バリアメタルであるＴｉＮ膜１７の底面から下側にＷプラグ１６ａ，１６ｂが位置する状態が得られるのであれば、どの様なガス条件でも良い。また、その処理についても、同一のエッチングチャンバー内にて連続的に処理を行っていたが、ＴｉＮ膜１７の底面から下側にＷプラグ１６ａ，１６ｂが位置する状態が得られるのであれば、連続処理で無くとも良い。
上記実施形態では、上層側配線層となるＴｉＮ膜１７、Ａｌ−Ｃｕ膜１８およびＴｉＮ膜１９ａ，１９ｂのエッチング処理と、Ｗプラグ１６ａ，１６ｂの落とし込みを行うエッチング処理は、それぞれ異なるガスプラズマによりエッチング処理を行っているが、バリアメタルであるＴｉＮ膜１７の底面から下側にＷプラグ１６ａ，１６ｂが位置する状態が得られるのであれば、どの様なガス条件でも良い。また、その処理についても、同一のエッチングチャンバー内にて連続的に処理を行っていたが、ＴｉＮ膜１７の底面から下側にＷプラグ１６ａ，１６ｂが位置する状態が得られるのであれば、連続処理で無くとも良い。
上記実施形態では、層間配線層１４を構成するｄ−ＴＥＯＳ膜１５とＷプラグ１６ａ，１６ｂを等しい選択比（選択比=1）でエッチング処理した状態を例に上げているが、上層配線材料とコンタクトプラグ材料の絶縁間距離が満たされるのであれば、層間絶縁膜材料とコンタクトプラグ材料のエッチング特性は、どの様な選択比であっても、同様の効果が得られる。例えば、コンタクトプラグ材料のＷプラグ１６ａ，１６ｂが深くエッチングされる条件の処理をしても良いし、ｄ−ＴＥＯＳ膜１５が深くエッチングされる条件の処理をしても良い。
上記実施形態では、コンタクトプラグ材としてタングステン、バリアメタルとしてＴｉＮ、配線材料としてＡｌ−Ｃｕ合金を用いた場合で示しているが、コンタクトプラグが所望の高さまで落とし込みされていれば、コンタクトプラグ材料及び配線材料の種類に関わらず同様の効果が得られる。また、同一の膜種であってもかまわない。
上記実施形態において、コンタクトプラグであるタングステン１６ａ，１６ｂの落とし込み処理では、ＲＩＥ法以外に、ＣＤＥ（Chemical Dry Etching）法やウェットエッチングなどの方法を採用することができる。
上記実施形態において、コンタクトプラグであるタングステン１６ａ，１６ｂの落とし込み処理では、ＲＩＥ法以外に、ＣＤＥ（Chemical Dry Etching）法やウェットエッチングなどの方法を採用することができる。
上記実施形態において、層間絶縁膜１５はｄ−ＴＥＯＳ膜の場合で示したが、これ以外に、ＨＤＰ（High Density Plasma）−ＴＥＯＳ膜、ＬＰ（Low Pressure）−ＴＥＯＳ膜、Ｐ（Plasma）−ＳｉＨ４膜、ＢＰＳＧ（Boro-Phospho-Silicate-Glass）膜、ＰＳＧ（Phospho-Silicate-Glass）膜、Ｐ（Plasma）−ＳｉＮ膜、ＬＰ（Low Pressure）−ＳｉＮ膜を採用することができる。
上記各実施形態では、コンタクトプラグ材としてタングステンを用いた場合で示したが、これ以外に、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、ＴｉＮ、Ｔｉ、Ｄｏｐｅｄ−Ｐｏｌｙ−Ｓｉ、Ｃｕ、ＷＳｉなどの材料を用いることができる。
同様に下層側配線層や上層側配線層に用いたＡｌ−Ｃｕ以外にも、Ｗ、Ａｌ、Ａｌ−Ｓｉ−Ｃｕ、ＴｉＮ、Ｔｉ、Ｄｏｐｅｄ−Ｐｏｌｙ−Ｓｉ、Ｃｕ、ＷＳｉなどの材料を用いることができる。
同様に下層側配線層や上層側配線層に用いたＡｌ−Ｃｕ以外にも、Ｗ、Ａｌ、Ａｌ−Ｓｉ−Ｃｕ、ＴｉＮ、Ｔｉ、Ｄｏｐｅｄ−Ｐｏｌｙ−Ｓｉ、Ｃｕ、ＷＳｉなどの材料を用いることができる。
上記実施形態では、層間絶縁膜とコンタクトプラグ材料を垂直方向にエッチング処理した形状を例に示しているが、落とし込み後の形状は、デバイス動作上問題なければ、順テーパ、逆テーパ、等方性形状等のどの様な形状となる条件を採用しても同様の効果を得ることができる。
上記実施形態では、層間絶縁膜のｄ−ＴＥＯＳ膜１５をコンタクトプラグ材料のＷプラグ１６ａ，１６ｂと合わせて落とし込みする処理工程を採用しているが、本実施例を適用する場合、予め、ｄ−ＴＥＯＳ膜１５の成膜の時点で、層間絶縁膜の落とし込み量ｆを見越した分の厚膜として成膜しておくことで、絶縁膜としての機能を失う事無く所望のデバイス動作が得られる。
上記実施形態では、層間絶縁膜のｄ−ＴＥＯＳ膜１５をコンタクトプラグ材料のＷプラグ１６ａ，１６ｂと合わせて落とし込みする処理工程を採用しているが、本実施例を適用する場合、予め、ｄ−ＴＥＯＳ膜１５の成膜の時点で、層間絶縁膜の落とし込み量ｆを見越した分の厚膜として成膜しておくことで、絶縁膜としての機能を失う事無く所望のデバイス動作が得られる。
上記実施形態では、レジスト２０ａ，２０ｂをエッチングマスクに用いて加工を行っているが、所望の形状が得られるのであれば、エッチングマスクはハードマスク材を採用することもできる。
上記実施形態では、落とし込み処理はＶｉａ Ｈｏｌｅ内に形成されたコンタクトプラグの場合で示しているが、本発明は、コンタクトプラグに限らず、層間絶縁膜が形成された埋め込み配線等を用いたデバイス回路に於いても適用することができ、この場合でも同様の効果が得られる。
上記実施形態では、落とし込み処理はＶｉａ Ｈｏｌｅ内に形成されたコンタクトプラグの場合で示しているが、本発明は、コンタクトプラグに限らず、層間絶縁膜が形成された埋め込み配線等を用いたデバイス回路に於いても適用することができ、この場合でも同様の効果が得られる。
図面中、１１はシリコン基板（半導体基板）、１２はＡｌ−Ｃｕ膜（下層側配線層）、１３はＴｉＮ膜、１４，２２，２３は層間配線層、１５はｄ−ＴＥＯＳ膜（層間絶縁膜）、１６ａ，１６ｂはＷプラグ（コンタクトプラグ）、１７ａ，１７ｂはＴｉＮ膜、１８ａ，１８ｂはＡｌ−Ｃｕ膜（上層側配線層）、１９ａ，１９ｂはＴｉＮ膜、２０ａ，２０ｂはレジスト、Ｐ，Ｑ，Ｒは落とし込み部である。
Claims (2)
- 半導体基板上に形成された下層側配線層と、
前記下層側配線層に電気的に接続されるよう前記下層側配線層上に形成された一対のコンタクトプラグであって、第１の上面と、前記第１の上面より低い位置に形成された第２の上面と、前記第１および第２の上面に接続された第１の側面とをそれぞれ有するコンタクトプラグと、
前記一対のコンタクトプラグ間の前記下層側配線層上に形成され、前記一方のコンタクトプラグの前記第１の上面と面一な第３の上面と、前記他方のコンタクトプラグの前記第２の上面と面一な第４の上面と、前記第３および第４の上面に接続された第２の側面とを有する層間絶縁膜と、
前記第１および第３の上面上に形成された上層側配線層であって、前記第１の側面と面一な第３の側面と、前記第２の側面に面一な第４の側面とを有する上層側配線と
を備えた層間配線構造を有することを特徴とする半導体装置。 - 半導体基板上に下層配線層を形成する工程と、
この下層配線層上に層間絶縁膜を形成する工程と、
この層間絶縁膜中に前記下層配線層と電気的に接触するコンタクトプラグを形成することにより層間配線層を形成する工程と、
この層間配線層上に前記コンタクトプラグと電気的に接触する上層配線層を形成する工程と、
この上層配線層を前記コンタクトプラグに対応してパターニングする工程と
を備え、
前記上層配線層をコンタクトプラグに対応してパターニングする工程では、当該上層配線層をエッチングした後、露出している前記層間配線層の前記層間絶縁膜及び前記コンタクトプラグを共にエッチングすることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003386526A JP4282444B2 (ja) | 2003-11-17 | 2003-11-17 | 半導体装置およびその製造方法 |
| US10/988,613 US7268069B2 (en) | 2003-11-17 | 2004-11-16 | Method of fabricating semiconductor device having multilayer wiring structure |
| US11/828,727 US7719117B2 (en) | 2003-11-17 | 2007-07-26 | Semiconductor device having multilayer wiring structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003386526A JP4282444B2 (ja) | 2003-11-17 | 2003-11-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005150439A JP2005150439A (ja) | 2005-06-09 |
| JP4282444B2 true JP4282444B2 (ja) | 2009-06-24 |
Family
ID=34694189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003386526A Expired - Fee Related JP4282444B2 (ja) | 2003-11-17 | 2003-11-17 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7268069B2 (ja) |
| JP (1) | JP4282444B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7704885B2 (en) * | 2007-05-24 | 2010-04-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7629264B2 (en) * | 2008-04-09 | 2009-12-08 | International Business Machines Corporation | Structure and method for hybrid tungsten copper metal contact |
| US8635573B2 (en) | 2011-08-01 | 2014-01-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a semiconductor device having a defined minimum gate spacing between adjacent gate structures |
| TWI833425B (zh) * | 2019-05-01 | 2024-02-21 | 美商應用材料股份有限公司 | 完全對準消去處理及來自此處理的電子裝置 |
| KR20220117469A (ko) | 2021-02-17 | 2022-08-24 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5756396A (en) * | 1996-05-06 | 1998-05-26 | Taiwan Semiconductor Manufacturing Company Ltd | Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect |
| JP3228181B2 (ja) * | 1997-05-12 | 2001-11-12 | ヤマハ株式会社 | 平坦配線形成法 |
| US6291891B1 (en) * | 1998-01-13 | 2001-09-18 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and semiconductor device |
| JP2000208615A (ja) | 1999-01-06 | 2000-07-28 | Texas Instr Inc <Ti> | 集積回路および集積回路内接続方法 |
| US6271596B1 (en) * | 1999-01-12 | 2001-08-07 | Agere Systems Guardian Corp. | Damascene capacitors for integrated circuits |
| JP2002176098A (ja) | 2000-12-07 | 2002-06-21 | Sony Corp | 多層配線構造を有する半導体装置の製造方法 |
| CN1207773C (zh) * | 2001-12-27 | 2005-06-22 | 松下电器产业株式会社 | 布线结构的形成方法 |
| US7238609B2 (en) * | 2003-02-26 | 2007-07-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| JP2004288950A (ja) * | 2003-03-24 | 2004-10-14 | Renesas Technology Corp | 配線構造 |
| KR100596489B1 (ko) * | 2004-06-28 | 2006-07-03 | 삼성전자주식회사 | 금속배선을 갖는 반도체 장치 및 이의 제조방법 |
-
2003
- 2003-11-17 JP JP2003386526A patent/JP4282444B2/ja not_active Expired - Fee Related
-
2004
- 2004-11-16 US US10/988,613 patent/US7268069B2/en not_active Expired - Fee Related
-
2007
- 2007-07-26 US US11/828,727 patent/US7719117B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005150439A (ja) | 2005-06-09 |
| US20050167843A1 (en) | 2005-08-04 |
| US20080036089A1 (en) | 2008-02-14 |
| US7268069B2 (en) | 2007-09-11 |
| US7719117B2 (en) | 2010-05-18 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
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