JP2002184868A - ボイド領域内に形成された局部エッチング阻止層が備えられたビットラインスタッド上のビットラインランディングパッドとボーダレスコンタクトを有する半導体素子及びその製造方法 - Google Patents
ボイド領域内に形成された局部エッチング阻止層が備えられたビットラインスタッド上のビットラインランディングパッドとボーダレスコンタクトを有する半導体素子及びその製造方法Info
- Publication number
- JP2002184868A JP2002184868A JP2001328341A JP2001328341A JP2002184868A JP 2002184868 A JP2002184868 A JP 2002184868A JP 2001328341 A JP2001328341 A JP 2001328341A JP 2001328341 A JP2001328341 A JP 2001328341A JP 2002184868 A JP2002184868 A JP 2002184868A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- stud
- etch stop
- layer
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000005530 etching Methods 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 239000011800 void material Substances 0.000 title claims description 27
- 238000000034 method Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 55
- 125000006850 spacer group Chemical group 0.000 claims description 19
- 239000010410 layer Substances 0.000 abstract description 167
- 239000011229 interlayer Substances 0.000 abstract description 16
- 238000010943 off-gassing Methods 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 description 27
- 230000000873 masking effect Effects 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 101100244894 Sus scrofa PR39 gene Proteins 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000000742 single-metal deposition Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ボイド領域内に形成された局部エッチング阻
止層が備えられたビットラインスタッド上のビットライ
ンランディングパッドとボーダレスコンタクトを有する
半導体素子及びその製造方法を提供する。 【解決手段】 製造工程中不純物がアウトガシングされ
るようにエッチング阻止層を選択的な方式により多層回
路層の間に選択的に提供する。このようなエッチング阻
止層は上部の層内に形成された上部のスタッドを形成す
る間、整列タ−ゲットの役割を果たすように下部スタッ
ドの上部に形成する。すなわち、基板の上部に形成され
る第１絶縁層２０２と、第１絶縁層上に形成される第２
絶縁層３０２と、第１及び第２絶縁層を貫通して形成さ
れるスタッド２２０ａと、スタッド最上部に形成される
第３絶縁層２０４と、スタッドの上部表面上部及び第３
絶縁層の下部に形成されるエッチング阻止層からなる第
１パッドとを含む。
止層が備えられたビットラインスタッド上のビットライ
ンランディングパッドとボーダレスコンタクトを有する
半導体素子及びその製造方法を提供する。 【解決手段】 製造工程中不純物がアウトガシングされ
るようにエッチング阻止層を選択的な方式により多層回
路層の間に選択的に提供する。このようなエッチング阻
止層は上部の層内に形成された上部のスタッドを形成す
る間、整列タ−ゲットの役割を果たすように下部スタッ
ドの上部に形成する。すなわち、基板の上部に形成され
る第１絶縁層２０２と、第１絶縁層上に形成される第２
絶縁層３０２と、第１及び第２絶縁層を貫通して形成さ
れるスタッド２２０ａと、スタッド最上部に形成される
第３絶縁層２０４と、スタッドの上部表面上部及び第３
絶縁層の下部に形成されるエッチング阻止層からなる第
１パッドとを含む。
Description
【０００１】
【発明の属する技術分野】本発明はボイド領域に形成さ
れる局部エッチング阻止層を有するビットラインスタッ
ド上のビットラインランディングパッド及びボーダレス
(borderless)コンタクトを有する半導体素子及びその製
造方法に関する。
れる局部エッチング阻止層を有するビットラインスタッ
ド上のビットラインランディングパッド及びボーダレス
(borderless)コンタクトを有する半導体素子及びその製
造方法に関する。
【０００２】参考に、本出願は“エッチング阻止層を有
するビットラインスタッド上のビットラインランディン
グパッドとボーダレスコンタクト及びその製造方法(Bit
Line Landing Pad and Borderless Contact on
Bit Line Stud with Etch Stop Layer and M
anufacturing Method Thereof)”という名称に出願さ
れた米国特許出願番号第09/699,849号明細書と、“局部
エッチング阻止層を有するビットラインスタッド上のビ
ットラインランディングパッドとボーダレスコンタクト
及びその製造方法(Bit Line Landing Pad and Bor
derless Contact on Bit Line Stud with local
ized Etch Stop Layer and Manufacturing Metho
d Thereof)”という名称に出願された米国特許出願番
号第09/699,591号明細書に関連するものであり、ここに
参考に記載する。
するビットラインスタッド上のビットラインランディン
グパッドとボーダレスコンタクト及びその製造方法(Bit
Line Landing Pad and Borderless Contact on
Bit Line Stud with Etch Stop Layer and M
anufacturing Method Thereof)”という名称に出願さ
れた米国特許出願番号第09/699,849号明細書と、“局部
エッチング阻止層を有するビットラインスタッド上のビ
ットラインランディングパッドとボーダレスコンタクト
及びその製造方法(Bit Line Landing Pad and Bor
derless Contact on Bit Line Stud with local
ized Etch Stop Layer and Manufacturing Metho
d Thereof)”という名称に出願された米国特許出願番
号第09/699,591号明細書に関連するものであり、ここに
参考に記載する。
【０００３】
【従来の技術】集積回路の表面積をより効率的に用いる
ために、一般的な2次元(dimension)半導体技術は、現在
回路が3次元形態の多層状に形成されるように発展され
ている。このような形態で、アクティブ素子及び配線は
積層関係に形成される。各々の連続的な層の形成中“プ
ラグ(plug)”又は“スタッド(stud)”のような層間連結
経路は多様なアクティブ素子と他の層の伝送ラインとの
間を電気的に連結させる。プラグの整列を補助するため
の“ランディングパッド(landing pads)”又は“タブ
(tab)”は上部層に電気的信号を伝達するプラグのため
のターゲット(target)役割を果たすように下部層に形成
される。このランディングパッドは下地の回路又は配線
と連結され、プラグのためのさらに広い許容誤差のター
ゲットの役割を果たすように回路又は配線より表面積を
一般に広く形成する。
ために、一般的な2次元(dimension)半導体技術は、現在
回路が3次元形態の多層状に形成されるように発展され
ている。このような形態で、アクティブ素子及び配線は
積層関係に形成される。各々の連続的な層の形成中“プ
ラグ(plug)”又は“スタッド(stud)”のような層間連結
経路は多様なアクティブ素子と他の層の伝送ラインとの
間を電気的に連結させる。プラグの整列を補助するため
の“ランディングパッド(landing pads)”又は“タブ
(tab)”は上部層に電気的信号を伝達するプラグのため
のターゲット(target)役割を果たすように下部層に形成
される。このランディングパッドは下地の回路又は配線
と連結され、プラグのためのさらに広い許容誤差のター
ゲットの役割を果たすように回路又は配線より表面積を
一般に広く形成する。
【０００４】このような多層配線技術は、1ギガバイト
(gigabyte)以上の大容量を有するDRAM(Dynamic Random
Access Memory)素子のような高集積メモリ素子の設計を
可能にする。このようなDRAM素子は厳格なデザインの制
限下で、稠密でありつつ効率的に配列されたメモリセル
の多重アレイを含む。セル領域の間には、入力／周辺部
だけではなく、セルの間の補助回路及び配線回路を含む
周辺領域等がある。
(gigabyte)以上の大容量を有するDRAM(Dynamic Random
Access Memory)素子のような高集積メモリ素子の設計を
可能にする。このようなDRAM素子は厳格なデザインの制
限下で、稠密でありつつ効率的に配列されたメモリセル
の多重アレイを含む。セル領域の間には、入力／周辺部
だけではなく、セルの間の補助回路及び配線回路を含む
周辺領域等がある。
【０００５】垂直方向へのプラグと水平方向への配線線
幅(feature)の間の誤整列は欠陥及び信頼性問題を誘発
できる。プラグが線幅との整列を確保するために、線幅
は決められたサイズ例えば、ランディングパッド使用を
通じて要求されることよりさらに広く製作される。より
広く製作される線幅領域は、当業界で垂直コンタクトホ
ール周辺の“境界(border)”に称される。だから如何な
る過度な境界領域も、回路密度の面で悪い影響をもたら
す。
幅(feature)の間の誤整列は欠陥及び信頼性問題を誘発
できる。プラグが線幅との整列を確保するために、線幅
は決められたサイズ例えば、ランディングパッド使用を
通じて要求されることよりさらに広く製作される。より
広く製作される線幅領域は、当業界で垂直コンタクトホ
ール周辺の“境界(border)”に称される。だから如何な
る過度な境界領域も、回路密度の面で悪い影響をもたら
す。
【０００６】境界領域が減少又は除去される反面、多層
配線は過去にも試された。このような試図は米国特許番
号第6,083,824号明細書、第5,612,254号明細書及び第4,
966,870号明細書に開示された回路及び製造工程を含
む。
配線は過去にも試された。このような試図は米国特許番
号第6,083,824号明細書、第5,612,254号明細書及び第4,
966,870号明細書に開示された回路及び製造工程を含
む。
【０００７】どの程度までの回路のパッキング(packin
g)密度は、回路の間の金属配線が相互間の侵入をせず
に、どの程度密接に形成できるかにより制限される。こ
のような制限は一層のコンタクトと他の層のコンタクト
との間の分離を制御するデザインルールにより規定さ
れ、コンタクト周辺の境界領域又は許容誤差に対するデ
ザインルールにより規定される。
g)密度は、回路の間の金属配線が相互間の侵入をせず
に、どの程度密接に形成できるかにより制限される。こ
のような制限は一層のコンタクトと他の層のコンタクト
との間の分離を制御するデザインルールにより規定さ
れ、コンタクト周辺の境界領域又は許容誤差に対するデ
ザインルールにより規定される。
【０００８】その外の試図としては、層間配線用ホール
の高いアスペクト比を減少させるための努力が進行され
ている。ここで、アスペクト比はホールの幅に対するホ
ールの高さを意味する。一般にホールが深いほど、ホー
ルをさらに製作しにくい。下地の回路の配線、例えばDR
AMメモリ素子のビットラインをランディングパッドとし
て使用することにより、配線ホールのアスペクト比を相
当量減少させ得る。
の高いアスペクト比を減少させるための努力が進行され
ている。ここで、アスペクト比はホールの幅に対するホ
ールの高さを意味する。一般にホールが深いほど、ホー
ルをさらに製作しにくい。下地の回路の配線、例えばDR
AMメモリ素子のビットラインをランディングパッドとし
て使用することにより、配線ホールのアスペクト比を相
当量減少させ得る。
【０００９】典型的な多層DRAMメモリ素子はセル領域及
び周辺領域を含む。セル領域はデータ貯蔵素子の役割を
果たし、垂直に配列されたキャパシタと連結されるアク
ティブスイッチング素子を含む。又、セルビットライン
は周辺回路領域とセル領域との間にデータを伝達するた
めの配線の役割を果たす。周辺領域は局部配線機能をす
る数個のビットライン又は多様なアクティブ素子と相異
なる層の伝送ラインとの間を電気的に連結する数個のス
タッドを含む。絶縁酸化膜はビットラインの上部に形成
され、配線スタッドは酸化膜を通じてオープンされてビ
ットラインと連結される。
び周辺領域を含む。セル領域はデータ貯蔵素子の役割を
果たし、垂直に配列されたキャパシタと連結されるアク
ティブスイッチング素子を含む。又、セルビットライン
は周辺回路領域とセル領域との間にデータを伝達するた
めの配線の役割を果たす。周辺領域は局部配線機能をす
る数個のビットライン又は多様なアクティブ素子と相異
なる層の伝送ラインとの間を電気的に連結する数個のス
タッドを含む。絶縁酸化膜はビットラインの上部に形成
され、配線スタッドは酸化膜を通じてオープンされてビ
ットラインと連結される。
【００１０】ビットラインが局部配線として用いられる
時、例えば特にセンスアンプリファイヤ(sense amplifi
er)領域で用いられる時、回路層は非常に稠密に密集で
きる。例えば、上部層からビットラインをアクセスする
ためには、ビットラインの間の領域が、水平方向へは隣
接するビットラインの間のコンタクトを避けるべきこと
と同時に、垂直方向へはホールが適切な深さで形成され
るように正確にエッチングし、スタッドホールを形成し
なければならない。なぜならば、DRAM素子のセンスアン
プリファイヤのような周辺領域に形成される素子がしば
しば多様な配線経路を有して稠密に配列されるため、垂
直方向へスタッド配線が占める断面積が最小化されなけ
ればならないためである。従って、前記のような場合に
は現在の製造工程としては得にくい高いアスペクト比を
有するスタッドの形成を要求する。
時、例えば特にセンスアンプリファイヤ(sense amplifi
er)領域で用いられる時、回路層は非常に稠密に密集で
きる。例えば、上部層からビットラインをアクセスする
ためには、ビットラインの間の領域が、水平方向へは隣
接するビットラインの間のコンタクトを避けるべきこと
と同時に、垂直方向へはホールが適切な深さで形成され
るように正確にエッチングし、スタッドホールを形成し
なければならない。なぜならば、DRAM素子のセンスアン
プリファイヤのような周辺領域に形成される素子がしば
しば多様な配線経路を有して稠密に配列されるため、垂
直方向へスタッド配線が占める断面積が最小化されなけ
ればならないためである。従って、前記のような場合に
は現在の製造工程としては得にくい高いアスペクト比を
有するスタッドの形成を要求する。
【００１１】接続スタッドを形成する現在の技術は色々
の工程の限界に直面している。このような工程限界であ
って、スタッドホールを形成する間、下地のビットライ
ンと水平方向に誤整列できる水平方向の誤整列がある。
又、垂直方向の誤整列も発生できるが、この場合スタッ
ドホールが下部のビットラインとコンタクトを成しにく
いほど十分に深くエッチングされないか、或いはスタッ
ドホールがあまり深くエッチングされ、ビットラインを
貫通するようにエッチングされる。
の工程の限界に直面している。このような工程限界であ
って、スタッドホールを形成する間、下地のビットライ
ンと水平方向に誤整列できる水平方向の誤整列がある。
又、垂直方向の誤整列も発生できるが、この場合スタッ
ドホールが下部のビットラインとコンタクトを成しにく
いほど十分に深くエッチングされないか、或いはスタッ
ドホールがあまり深くエッチングされ、ビットラインを
貫通するようにエッチングされる。
【００１２】整列正確度を改善するために、米国特許番
号第5,895,239号明細書では、ビットラインスタッドと
共にビットラインランディングパッドを採用する技術が
開示された。しかし、このような試図はビットライン上
部では最小線幅を提供しなければならなく、上部配線ス
タッドの底部では最大線幅を提供しなければならないの
で、ランディングパッドを含むビットラインの上部及び
下部の中いずれか一つ又は全てにおいて厳格な許容誤差
(tolerance)を要求する。狭いスタッド下部はコンタク
ト抵抗の増加を誘導しながら、正確な製作を難しくする
アスペクト比を増大させる反面、広いスタッドの上部は
回路密度の考慮において制限的である。スタッドの垂直
方向整列を成すための対策がないので、スタッドホール
が下部のビットラインと若干でも誤整列されば、スタッ
ドに隣接する下部の絶縁層内にボイドが形成できる。
号第5,895,239号明細書では、ビットラインスタッドと
共にビットラインランディングパッドを採用する技術が
開示された。しかし、このような試図はビットライン上
部では最小線幅を提供しなければならなく、上部配線ス
タッドの底部では最大線幅を提供しなければならないの
で、ランディングパッドを含むビットラインの上部及び
下部の中いずれか一つ又は全てにおいて厳格な許容誤差
(tolerance)を要求する。狭いスタッド下部はコンタク
ト抵抗の増加を誘導しながら、正確な製作を難しくする
アスペクト比を増大させる反面、広いスタッドの上部は
回路密度の考慮において制限的である。スタッドの垂直
方向整列を成すための対策がないので、スタッドホール
が下部のビットラインと若干でも誤整列されば、スタッ
ドに隣接する下部の絶縁層内にボイドが形成できる。
【００１３】多層連結配線に対するさらに他の試図が米
国特許番号第５，８９１，７９９号明細書に開示され
た。図１を参照し、基板２００上に形成された金属層２
１０の上部に層間絶縁層（ＳｉＯ2）２０２と、例えば
シリコンナイトライド（Ｓｉ3Ｎ 4）のマスキング層のよ
うなエッチング阻止層２０６を順次に形成する。上部及
び下部層の間を連結するスタッド２１２ａ，２１２ｂを
蒸着するために、マスキング層２０６及び下部の絶縁層
２０２をパターニングし、スタッドホール２１３ａ，２
１３ｂを形成する。スタッド２１２ａ，２１２ｂを形成
してから、マスキング層２０６は上部マスキング層２０
８及び上部絶縁層２０４の内部にスタッド２１４ａ，２
１４ｂを形成するためのエッチング基準の役割を果た
す。しかし、このような方法は多くの限界により制約を
受ける。Ｓｉ3Ｎ4マスキング層２０６，２０８は酷いス
トレスを有する物質として、全体回路の上部に全体的に
形成されば、過度なストレスが加えられて基板の歪みが
誘発できる。又、これらの高い密度に起因し、マスキン
グ層は以後の高温工程中、層間絶縁層内含まれているC,
F及びClのような不純物がアウトガシング(outgassing)
されることを妨害する。併せて、残留するＳｉ3Ｎ4マス
キング層は一般的な合金工程中Ｈ2及びＯ2が流入される
ことを遮断できるため、上部及び下部金属層の間の導電
接着特性及び欠陥治癒能力に深刻な影響を及ぶ。
国特許番号第５，８９１，７９９号明細書に開示され
た。図１を参照し、基板２００上に形成された金属層２
１０の上部に層間絶縁層（ＳｉＯ2）２０２と、例えば
シリコンナイトライド（Ｓｉ3Ｎ 4）のマスキング層のよ
うなエッチング阻止層２０６を順次に形成する。上部及
び下部層の間を連結するスタッド２１２ａ，２１２ｂを
蒸着するために、マスキング層２０６及び下部の絶縁層
２０２をパターニングし、スタッドホール２１３ａ，２
１３ｂを形成する。スタッド２１２ａ，２１２ｂを形成
してから、マスキング層２０６は上部マスキング層２０
８及び上部絶縁層２０４の内部にスタッド２１４ａ，２
１４ｂを形成するためのエッチング基準の役割を果た
す。しかし、このような方法は多くの限界により制約を
受ける。Ｓｉ3Ｎ4マスキング層２０６，２０８は酷いス
トレスを有する物質として、全体回路の上部に全体的に
形成されば、過度なストレスが加えられて基板の歪みが
誘発できる。又、これらの高い密度に起因し、マスキン
グ層は以後の高温工程中、層間絶縁層内含まれているC,
F及びClのような不純物がアウトガシング(outgassing)
されることを妨害する。併せて、残留するＳｉ3Ｎ4マス
キング層は一般的な合金工程中Ｈ2及びＯ2が流入される
ことを遮断できるため、上部及び下部金属層の間の導電
接着特性及び欠陥治癒能力に深刻な影響を及ぶ。
【００１４】さらに、Ｓｉ3Ｎ4マスキング層がビットラ
インの間に適用されるので、このような工程は一般的な
メモリ製造工程に適していない。即ち、セルビットライ
ンの各々の側壁に形成される絶縁スペーサはセルビット
ライン及び隣るキャパシタの間のショート(short)を防
止する。このようなスペーサを形成するために、ビット
ラインの間に形成されるべきキャパシタ用空間を確保す
るように、隣接するビットラインの間のどのようなマス
キングも除去する必要がある。しかし、このような工程
にキャパシタとビットラインとの間を絶縁させるための
必要に応じて、ビットラインの上部に形成された絶縁層
又除去される。この工程により周辺領域ビットラインの
各側壁上のマスキング層も除去され、はじめからマスキ
ング層を形成しようとする目的が達成できない。
インの間に適用されるので、このような工程は一般的な
メモリ製造工程に適していない。即ち、セルビットライ
ンの各々の側壁に形成される絶縁スペーサはセルビット
ライン及び隣るキャパシタの間のショート(short)を防
止する。このようなスペーサを形成するために、ビット
ラインの間に形成されるべきキャパシタ用空間を確保す
るように、隣接するビットラインの間のどのようなマス
キングも除去する必要がある。しかし、このような工程
にキャパシタとビットラインとの間を絶縁させるための
必要に応じて、ビットラインの上部に形成された絶縁層
又除去される。この工程により周辺領域ビットラインの
各側壁上のマスキング層も除去され、はじめからマスキ
ング層を形成しようとする目的が達成できない。
【００１５】
【発明が解決しようとする課題】本発明の目的は従来技
術の限界が克服できる半導体素子を提供することであ
る。又、本発明の他の目的は前記半導体素子の適してい
た製造方法を提供することである。
術の限界が克服できる半導体素子を提供することであ
る。又、本発明の他の目的は前記半導体素子の適してい
た製造方法を提供することである。
【００１６】
【課題を解決するための手段】本発明は下部の層間絶縁
層の一部分にのみ選択的にパタ−ニングされたエッチン
グ阻止層が提供され、以後製造工程中にアウトガシング
が可能である。残留するエッチング阻止層は連結性媒体
を囲む部分、例えば下部及び上部コンタクトホ−ルの間
でスタッドを囲む部分にのみ局部的に形成される。望ま
しくは、残留するエッチング阻止層の表面積は上部層に
形成された上部のスタッドを形成する間適切な整列タ−
ゲットが提供できるように十分に広く形成される反面、
十分にアウトガシングを許容しない程度で十分に狭く形
成され、隣るコンタクトホール例えばビットラインラン
ディングパッドと隣接するコンタクトホールと干渉が起
こらない程度で十分に狭く形成される。
層の一部分にのみ選択的にパタ−ニングされたエッチン
グ阻止層が提供され、以後製造工程中にアウトガシング
が可能である。残留するエッチング阻止層は連結性媒体
を囲む部分、例えば下部及び上部コンタクトホ−ルの間
でスタッドを囲む部分にのみ局部的に形成される。望ま
しくは、残留するエッチング阻止層の表面積は上部層に
形成された上部のスタッドを形成する間適切な整列タ−
ゲットが提供できるように十分に広く形成される反面、
十分にアウトガシングを許容しない程度で十分に狭く形
成され、隣るコンタクトホール例えばビットラインラン
ディングパッドと隣接するコンタクトホールと干渉が起
こらない程度で十分に狭く形成される。
【００１７】一観点において、本発明は基板上に形成さ
れた第１絶縁層を含む半導体素子を指示する。第２絶縁
層は第１絶縁層の上部に形成される。スタッドは第１及
び第２絶縁層を通じて形成され、第３絶縁層はスタッド
の最上部に形成される。第１エッチング阻止物質より成
った第１パッドはスタッド最上部の表面上部及び第３絶
縁層の下部に形成される。
れた第１絶縁層を含む半導体素子を指示する。第２絶縁
層は第１絶縁層の上部に形成される。スタッドは第１及
び第２絶縁層を通じて形成され、第３絶縁層はスタッド
の最上部に形成される。第１エッチング阻止物質より成
った第１パッドはスタッド最上部の表面上部及び第３絶
縁層の下部に形成される。
【００１８】望ましくは、パッドは第２絶縁層部分を除
去した後、残留するボイド領域内に形成される。第３絶
縁層及び第１エッチング阻止物質は全て同一な物質を含
める。
去した後、残留するボイド領域内に形成される。第３絶
縁層及び第１エッチング阻止物質は全て同一な物質を含
める。
【００１９】半導体素子は第１絶縁層内に形成された第
１回路領域をさらに含める。ここで、第１回路領域は、
スタッド及び第１絶縁層に形成される第２回路領域を含
む。第２回路領域は少なくとも一つ以上の導電ライン及
び導電ラインの両側壁に少なくとも一つ以上のスペーサ
を含み、スペーサは第１エッチング阻止物質より成った
第１パッドと同一な物質で作れる。
１回路領域をさらに含める。ここで、第１回路領域は、
スタッド及び第１絶縁層に形成される第２回路領域を含
む。第２回路領域は少なくとも一つ以上の導電ライン及
び導電ラインの両側壁に少なくとも一つ以上のスペーサ
を含み、スペーサは第１エッチング阻止物質より成った
第１パッドと同一な物質で作れる。
【００２０】又、第2エッチング阻止物質より成った第
２パッドは、スタッドの上部表面及び第１エッチング阻
止物質より成った第１パッドの上部に形成でき、第2エ
ッチング阻止物質より成った第２パッドはスタッドを含
む半導体素子の領域のみを覆うように選択的にパターニ
ングできる。第３絶縁層と、第１及び第2エッチング阻
止物質とは同一な物質を含める。
２パッドは、スタッドの上部表面及び第１エッチング阻
止物質より成った第１パッドの上部に形成でき、第2エ
ッチング阻止物質より成った第２パッドはスタッドを含
む半導体素子の領域のみを覆うように選択的にパターニ
ングできる。第３絶縁層と、第１及び第2エッチング阻
止物質とは同一な物質を含める。
【００２１】又、半導体素子は第１絶縁層に形成される
第１回路領域を含む。第１回路領域はスタッド及び第１
絶縁層に形成される第２回路領域を含む。第２回路領域
は少なくとも一つ以上の導電ライン及び導電ラインの両
側壁にスペーサを含み、スペーサは第１エッチング阻止
物質より成った第１パッドと同一な物質で形成され、ス
ペサ及び第１パッドは連続的に形成される。
第１回路領域を含む。第１回路領域はスタッド及び第１
絶縁層に形成される第２回路領域を含む。第２回路領域
は少なくとも一つ以上の導電ライン及び導電ラインの両
側壁にスペーサを含み、スペーサは第１エッチング阻止
物質より成った第１パッドと同一な物質で形成され、ス
ペサ及び第１パッドは連続的に形成される。
【００２２】望ましくは、第３絶縁層は第２絶縁層に対
してエッチング選択比を有する物質で形成され、第３絶
縁層はエッチング阻止層を含める。
してエッチング選択比を有する物質で形成され、第３絶
縁層はエッチング阻止層を含める。
【００２３】本発明の他の観点において、本発明は半導
体素子の製造方法を含む。第１絶縁層を基板上に形成
し、第２絶縁層を第１絶縁層の上部に形成する。その
後、第１及び第２絶縁層を通じてスタッドを形成し、第
３絶縁層をスタッド最上部及び第２絶縁層の上部に形成
する。スタッド最上部の第２絶縁層を除去し、スタッド
最上部及び第３絶縁層の下部の第２絶縁層内にボイド領
域を形成する。第１エッチング阻止物質より成った第１
パッドがボイド領域に提供される。
体素子の製造方法を含む。第１絶縁層を基板上に形成
し、第２絶縁層を第１絶縁層の上部に形成する。その
後、第１及び第２絶縁層を通じてスタッドを形成し、第
３絶縁層をスタッド最上部及び第２絶縁層の上部に形成
する。スタッド最上部の第２絶縁層を除去し、スタッド
最上部及び第３絶縁層の下部の第２絶縁層内にボイド領
域を形成する。第１エッチング阻止物質より成った第１
パッドがボイド領域に提供される。
【００２４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を詳細に説明する。以下セル及
び周辺領域を有するメモリ素子と関連して本発明の原理
を詳細に説明する。本発明の回路及び工程は他の多層回
路実施形態でも同等に適用できることをその技術分野の
者に明白であることである。
発明の望ましい実施形態を詳細に説明する。以下セル及
び周辺領域を有するメモリ素子と関連して本発明の原理
を詳細に説明する。本発明の回路及び工程は他の多層回
路実施形態でも同等に適用できることをその技術分野の
者に明白であることである。
【００２５】図２は本発明に係る多層回路構造の断面図
である。基板２００の上部に導電層パターン２１０が形
成され、導電層パターン２１０の上部に第１層間絶縁層
２０２が形成される。第１層間絶縁層２０２の上部に絶
縁層２０３が形成する。第１層間絶縁層２０２及び絶縁
層２０３の内部にコンタクトホール２１９ａ，２１９ｂ
が形成され、このようなコンタクトホール２１９ａ，２
１９ｂ内に層間コンタクトスタッド２２０ａ，２２０ｂ
が形成される。スタッドの中いずれか一つのスタッド２
２０ｂの上部には以後上部レベルスタッド２３０ｂ用ラ
ンディングプラグへ提供される導電配線２２２が形成さ
れる。
である。基板２００の上部に導電層パターン２１０が形
成され、導電層パターン２１０の上部に第１層間絶縁層
２０２が形成される。第１層間絶縁層２０２の上部に絶
縁層２０３が形成する。第１層間絶縁層２０２及び絶縁
層２０３の内部にコンタクトホール２１９ａ，２１９ｂ
が形成され、このようなコンタクトホール２１９ａ，２
１９ｂ内に層間コンタクトスタッド２２０ａ，２２０ｂ
が形成される。スタッドの中いずれか一つのスタッド２
２０ｂの上部には以後上部レベルスタッド２３０ｂ用ラ
ンディングプラグへ提供される導電配線２２２が形成さ
れる。
【００２６】第１エッチング阻止物質２２４ａは下部レ
ベルスタッド２２０ａの上部表面及び下部レベルスタッ
ド２２０ａを囲む層間絶縁層の一部分に存在するように
選択的にパターニングされる。又、第１エッチング阻止
物質２２４ｂは導電配線２２２の上部に存在するように
パターニングされる。第２エッチング阻止物質は結果物
の上部に形成された後、導電配線２２２の両側壁上の側
壁スペーサ２２６の形態で提供されるように選択的にパ
ターニングされる。第１及び第２エッチング阻止物質は
同様のものであってもよく、又は異なる物質であっても
よく、例えば、Ｓｉ3Ｎ4、Ｔａ2Ｏ5又はＡｌ2０3が利用
できる。
ベルスタッド２２０ａの上部表面及び下部レベルスタッ
ド２２０ａを囲む層間絶縁層の一部分に存在するように
選択的にパターニングされる。又、第１エッチング阻止
物質２２４ｂは導電配線２２２の上部に存在するように
パターニングされる。第２エッチング阻止物質は結果物
の上部に形成された後、導電配線２２２の両側壁上の側
壁スペーサ２２６の形態で提供されるように選択的にパ
ターニングされる。第１及び第２エッチング阻止物質は
同様のものであってもよく、又は異なる物質であっても
よく、例えば、Ｓｉ3Ｎ4、Ｔａ2Ｏ5又はＡｌ2０3が利用
できる。
【００２７】結果物の上部に第２層間絶縁層２０４は結
果物の上部に形成され，上部レベルコンタクトホール２
２９ａ，２２９ｂは上部レベルコンタクトスタッド２３
０ａ，２３０ｂを提供するために形成される。ホール２
２９ａ，２２９ｂの形成中、エッチング阻止層２２４
ａ，２２４ｂはスタッド２２０ａを囲む領域内の下部の
第１層間絶縁層２０２の過度エッチングを防止しなが
ら、ランディングパッド２２２の過度エッチングを防止
するための整列ターゲッドの役割を果たす。上部レベル
スタッド２３０ａ，２３０ｂの形成後、金属配線(metal
traces)２３２ａ，２３２ｂが結果物の上部に形成さ
れ、回路が完成される。
果物の上部に形成され，上部レベルコンタクトホール２
２９ａ，２２９ｂは上部レベルコンタクトスタッド２３
０ａ，２３０ｂを提供するために形成される。ホール２
２９ａ，２２９ｂの形成中、エッチング阻止層２２４
ａ，２２４ｂはスタッド２２０ａを囲む領域内の下部の
第１層間絶縁層２０２の過度エッチングを防止しなが
ら、ランディングパッド２２２の過度エッチングを防止
するための整列ターゲッドの役割を果たす。上部レベル
スタッド２３０ａ，２３０ｂの形成後、金属配線(metal
traces)２３２ａ，２３２ｂが結果物の上部に形成さ
れ、回路が完成される。
【００２８】本発明の形態の典型的な適用は、図３Ａ乃
至図３Ｆ及び図４Ａ乃至図４Ｆを参照して説明される。
ここで、図３Ａ乃至図３Ｆ及び図４Ａ乃至図４Ｆは本発
明に係るセル領域及び周辺領域を含むメモリ素子の多層
コンタクト形成を示すための断面図である。“Ｘ”及び
“Ｙ”方向図面は例えば、ワ−ドライン及びビットライ
ン各々の方向である素子の直交する軸に対して切断した
ことを示す。
至図３Ｆ及び図４Ａ乃至図４Ｆを参照して説明される。
ここで、図３Ａ乃至図３Ｆ及び図４Ａ乃至図４Ｆは本発
明に係るセル領域及び周辺領域を含むメモリ素子の多層
コンタクト形成を示すための断面図である。“Ｘ”及び
“Ｙ”方向図面は例えば、ワ−ドライン及びビットライ
ン各々の方向である素子の直交する軸に対して切断した
ことを示す。
【００２９】図３Ａを参照して、メモリ素子が形成され
る半導体基板２００にアクティブメモリセル２４０を形
成する。メモリ素子は、稠密にパッキングされたメモリ
セル２４０及びデータラインを含むセル領域２４２と、
連結配線及び例えば入出力回路のようにメモリセル領域
２４２を補助する周辺回路を含む周辺領域２４４とを含
む。前記の事項を総括し、このようなメモリ素子の適用
において、データライン及び周辺の連結配線をここで
“ビットライン”と称する。しかし、前述したように、
本発明は層間配線を要求する他の実施形態にも同一に適
用できる。
る半導体基板２００にアクティブメモリセル２４０を形
成する。メモリ素子は、稠密にパッキングされたメモリ
セル２４０及びデータラインを含むセル領域２４２と、
連結配線及び例えば入出力回路のようにメモリセル領域
２４２を補助する周辺回路を含む周辺領域２４４とを含
む。前記の事項を総括し、このようなメモリ素子の適用
において、データライン及び周辺の連結配線をここで
“ビットライン”と称する。しかし、前述したように、
本発明は層間配線を要求する他の実施形態にも同一に適
用できる。
【００３０】第１絶縁層２０２を例えば、高密度プラズ
マ酸化膜でセル領域２４２、周辺領域２４４及び基板２
００の上部に形成する。第１絶縁層２０２の上部に第２
絶縁層３０２を形成する。第２絶縁層３０２は例えば、
相対的に低い誘電定数を有する物質で、第１絶縁層２０
２に比べてエッチング速度が速い物質、例えばＢＰＳ
Ｇ、ＴＯＳＺ、ＰＥ−酸化膜、ＳＯＧ又はＦＯＸを含め
る。又、例えばシリコン窒化膜（Ｓｉ3Ｎ4）を含む第１
エッチング阻止物質３０４を第２絶縁層３０２の上部に
形成する。
マ酸化膜でセル領域２４２、周辺領域２４４及び基板２
００の上部に形成する。第１絶縁層２０２の上部に第２
絶縁層３０２を形成する。第２絶縁層３０２は例えば、
相対的に低い誘電定数を有する物質で、第１絶縁層２０
２に比べてエッチング速度が速い物質、例えばＢＰＳ
Ｇ、ＴＯＳＺ、ＰＥ−酸化膜、ＳＯＧ又はＦＯＸを含め
る。又、例えばシリコン窒化膜（Ｓｉ3Ｎ4）を含む第１
エッチング阻止物質３０４を第２絶縁層３０２の上部に
形成する。
【００３１】エッチング工程により第１エッチング阻止
物質３０４、第１及び第２絶縁層２０２，３０２の内部
にコンタクトホール２１９を形成する。図３Ｂに示され
たように、コンタクトホール２１９の内部にコンタクト
スタッド２２０ａ，２２０ｂを形成する。コンタクトス
タッド２２０ａ，２２０ｂは約５００Å乃至２０００Å
の厚さでタングステンによって形成できる。ここで、タ
ングステンより成ったコンタクトスタッドを形成するた
めのガス反応は、例えば、４０Ｔｏｒｒの圧力と４１５
℃の温度で進行され、次のような化学反応に進行され
る。
物質３０４、第１及び第２絶縁層２０２，３０２の内部
にコンタクトホール２１９を形成する。図３Ｂに示され
たように、コンタクトホール２１９の内部にコンタクト
スタッド２２０ａ，２２０ｂを形成する。コンタクトス
タッド２２０ａ，２２０ｂは約５００Å乃至２０００Å
の厚さでタングステンによって形成できる。ここで、タ
ングステンより成ったコンタクトスタッドを形成するた
めのガス反応は、例えば、４０Ｔｏｒｒの圧力と４１５
℃の温度で進行され、次のような化学反応に進行され
る。
【００３２】＜反応式１＞ WF6＋SiH4＋H2→W＋SiF4＋H2
【００３３】一般に、ｎ＋／ｐ＋コンタクト抵抗値はｎ
＋コンタクトに対する０．１５μｍ幅のビットラインに
対しては３００−１０００Ω／コンタクト程度であり、
ｐ＋コンタクトに対する０．２３μｍ幅のビットライン
に対しては１．５−５ＫΩ／コンタクト程度である。
＋コンタクトに対する０．１５μｍ幅のビットラインに
対しては３００−１０００Ω／コンタクト程度であり、
ｐ＋コンタクトに対する０．２３μｍ幅のビットライン
に対しては１．５−５ＫΩ／コンタクト程度である。
【００３４】タングステン（Ｗ）プラグがコンタクトス
タッドとして使用される場合、プラグ２２０ａ，２２０
ｂは優先的にＣＶＤ（chemical vapor deposition)方式
により１００Å厚さでチタン膜（Ｔｉ）を形成すること
により形成できる。又、チタン膜を形成した後、例えば
ＣＶＤ又はＡＬＤ(atomic layer deposition)方式によ
り３００Åの厚さでＴｉＮ層を形成した後、約２０００
Åの厚さでタングステンを形成する。その後、結果物を
化学的機械的研磨又はエッチバック工程により研磨し
て、プラグを形成する。
タッドとして使用される場合、プラグ２２０ａ，２２０
ｂは優先的にＣＶＤ（chemical vapor deposition)方式
により１００Å厚さでチタン膜（Ｔｉ）を形成すること
により形成できる。又、チタン膜を形成した後、例えば
ＣＶＤ又はＡＬＤ(atomic layer deposition)方式によ
り３００Åの厚さでＴｉＮ層を形成した後、約２０００
Åの厚さでタングステンを形成する。その後、結果物を
化学的機械的研磨又はエッチバック工程により研磨し
て、プラグを形成する。
【００３５】又、チタン窒化膜（ＴｉＮ）プラグがコン
タクトスタッドとして使用される場合、プラグ２２０
ａ，２２０ｂは優先的にＣＶＤ方式により１００Åの厚
さでチタン膜を形成した後、その後にＣＶＤ方式により
１５００Å厚さのＴｉＮ膜を形成する。その後、化学的
機械的研磨工程を遂行する。
タクトスタッドとして使用される場合、プラグ２２０
ａ，２２０ｂは優先的にＣＶＤ方式により１００Åの厚
さでチタン膜を形成した後、その後にＣＶＤ方式により
１５００Å厚さのＴｉＮ膜を形成する。その後、化学的
機械的研磨工程を遂行する。
【００３６】図３Ｃに示されたように、ビットライン金
属層２５２及びビットラインキャッピング層２５８はビ
ットラインと連結できるように、スタッド２２０ｂの上
部に存在するようにパターニングする。ここで、ビット
ライン金属層２５２は例えばタングステン膜であること
ができ、ビットラインキャッピング層２５８は例えばＳ
ｉ3Ｎ4層であることができ、本実施形態で第２エッチン
グ阻止物質と称される。ビットライン物質をパターニン
グする間、スタッド２２０ａの上部部分が露出され、こ
れによりスタッド２２０ａが部分的にエッチングされ、
第２絶縁層３０２が露出される。第２絶縁層３０２が第
１エッチング阻止物質３０４より相対的に速いエッチン
グ速度を有するため、第１エッチング阻止物質３０４下
部の第２絶縁層３０２の部分が等方性エッチング方式に
より除去される。これにより、スタッド２２０ａの第１
エッチング阻止物質下部の上部表面の周辺の第２絶縁層
３０２に円形リング状でエッチングされる。
属層２５２及びビットラインキャッピング層２５８はビ
ットラインと連結できるように、スタッド２２０ｂの上
部に存在するようにパターニングする。ここで、ビット
ライン金属層２５２は例えばタングステン膜であること
ができ、ビットラインキャッピング層２５８は例えばＳ
ｉ3Ｎ4層であることができ、本実施形態で第２エッチン
グ阻止物質と称される。ビットライン物質をパターニン
グする間、スタッド２２０ａの上部部分が露出され、こ
れによりスタッド２２０ａが部分的にエッチングされ、
第２絶縁層３０２が露出される。第２絶縁層３０２が第
１エッチング阻止物質３０４より相対的に速いエッチン
グ速度を有するため、第１エッチング阻止物質３０４下
部の第２絶縁層３０２の部分が等方性エッチング方式に
より除去される。これにより、スタッド２２０ａの第１
エッチング阻止物質下部の上部表面の周辺の第２絶縁層
３０２に円形リング状でエッチングされる。
【００３７】図３Ｄにおいて、例えばＳｉ3Ｎ4を含む第
３エッチング阻止層は結果物の上部に形成した後、ビッ
トラインの側壁に側壁スペーサが形成されるように除去
する。これにより、円形リング状でエッチングされた領
域(undermined region:以下ボイド領域）３０８ａが第
３エッチング阻止層で埋め込まれ、スタッド２２０ａの
上部のボイド領域側壁に、側壁スペーサ３０８ｂが形成
される。本発明の目的を達成するために、ボイド領域に
埋め込まれた第３エッチング阻止層の結果物をここでは
“パッド”と称する。又、本発明を遂行するために、第
３エッチング阻止層は２００Å乃至７００Å、望ましく
は５００Å以下の厚さで提供され、非等方性にエッチン
グされ、ビットラインスペーサ３０６及びスタッドホー
ルスペーサ３０８ｂを形成する。第３エッチング阻止層
は用途により、Ｓｉ3Ｎ4、Ｔａ2Ｏ5又はＡｌ2Ｏ3を含め
る。ボイド領域内に残留する第３エッチング阻止層３０
８ａの最終厚さは側壁スペーサ３０６，３０８ｂの水平
方向厚さの二倍程度が望ましい。そのような理由で、第
２絶縁層３０２の厚さは絶縁層の最終厚さに合うように
選択される。
３エッチング阻止層は結果物の上部に形成した後、ビッ
トラインの側壁に側壁スペーサが形成されるように除去
する。これにより、円形リング状でエッチングされた領
域(undermined region:以下ボイド領域）３０８ａが第
３エッチング阻止層で埋め込まれ、スタッド２２０ａの
上部のボイド領域側壁に、側壁スペーサ３０８ｂが形成
される。本発明の目的を達成するために、ボイド領域に
埋め込まれた第３エッチング阻止層の結果物をここでは
“パッド”と称する。又、本発明を遂行するために、第
３エッチング阻止層は２００Å乃至７００Å、望ましく
は５００Å以下の厚さで提供され、非等方性にエッチン
グされ、ビットラインスペーサ３０６及びスタッドホー
ルスペーサ３０８ｂを形成する。第３エッチング阻止層
は用途により、Ｓｉ3Ｎ4、Ｔａ2Ｏ5又はＡｌ2Ｏ3を含め
る。ボイド領域内に残留する第３エッチング阻止層３０
８ａの最終厚さは側壁スペーサ３０６，３０８ｂの水平
方向厚さの二倍程度が望ましい。そのような理由で、第
２絶縁層３０２の厚さは絶縁層の最終厚さに合うように
選択される。
【００３８】図３Ｅでのように、結果物の上部に第３絶
縁層２０４を形成し、公知された技術によりストレージ
ノードコンタクトホール２６２を形成する。
縁層２０４を形成し、公知された技術によりストレージ
ノードコンタクトホール２６２を形成する。
【００３９】図３Ｆに示されたように、第３絶縁層２０
４内にストレージノードコンタクト２６４を形成し、第
４絶縁層２６６を第３絶縁層２０４の上部に形成する。
例えば、酸化膜エッチング工程を用い、第３エッチング
阻止層３０８ａ，３０８ｂが露出される時まで第４及び
第３絶縁層２６６，２０４をエッチングし、上部レベル
スタッドホ−ル２６８を形成する。第３エッチング阻止
層３０８ａ，３０８ｂは、スタッドと連結される領域で
下部スタッド２２０ａの両側にある下部の第１絶縁層２
０２を過度エッチングされないようにし、下部スタッド
２２０ａの上部表面がホールにより適切に露出されるよ
うにする垂直方向のガイドとして利用される。このよう
なホールを形成する工程は二重ステップエッチング工程
で達成される。先ず、第１エッチング工程は、１５００
Ｗのパワー、４０ｍＴｏｒｒの圧力及びＣ4Ｆ6＋Ｏ2＋
Ａｒガス雰囲気で第３及び第４絶縁層２０４，２６６を
エッチングする。引き続き、第２エッチング工程では、
エッチング阻止層のエッチング工程は６００Ｗのパワ
ー、５０ｍＴｏｒｒの圧力及びＣＨＦ3＋Ａｒ＋Ｈ2ガス
雰囲気で１０５秒間、下部の第１絶縁層２０２をエッチ
ング阻止層として用い、下部スタッド２２０ａの最上部
の表面が露出されるように進行される。これにより、第
３エッチング阻止層３０８ａ，３０８ｂは下部の第１絶
縁層２０２に対して相違したエッチング選択比を有する
ように選択されるのが望ましい。
４内にストレージノードコンタクト２６４を形成し、第
４絶縁層２６６を第３絶縁層２０４の上部に形成する。
例えば、酸化膜エッチング工程を用い、第３エッチング
阻止層３０８ａ，３０８ｂが露出される時まで第４及び
第３絶縁層２６６，２０４をエッチングし、上部レベル
スタッドホ−ル２６８を形成する。第３エッチング阻止
層３０８ａ，３０８ｂは、スタッドと連結される領域で
下部スタッド２２０ａの両側にある下部の第１絶縁層２
０２を過度エッチングされないようにし、下部スタッド
２２０ａの上部表面がホールにより適切に露出されるよ
うにする垂直方向のガイドとして利用される。このよう
なホールを形成する工程は二重ステップエッチング工程
で達成される。先ず、第１エッチング工程は、１５００
Ｗのパワー、４０ｍＴｏｒｒの圧力及びＣ4Ｆ6＋Ｏ2＋
Ａｒガス雰囲気で第３及び第４絶縁層２０４，２６６を
エッチングする。引き続き、第２エッチング工程では、
エッチング阻止層のエッチング工程は６００Ｗのパワ
ー、５０ｍＴｏｒｒの圧力及びＣＨＦ3＋Ａｒ＋Ｈ2ガス
雰囲気で１０５秒間、下部の第１絶縁層２０２をエッチ
ング阻止層として用い、下部スタッド２２０ａの最上部
の表面が露出されるように進行される。これにより、第
３エッチング阻止層３０８ａ，３０８ｂは下部の第１絶
縁層２０２に対して相違したエッチング選択比を有する
ように選択されるのが望ましい。
【００４０】このように、下部スタッド２２０ａは次に
ボーダレスコンタクト形成を成すための準備を取り揃え
る。結果的に回路配線パターンは相対的に密接な水平方
向形態で例えば、半導体メモリ素子の周辺領域内形成さ
れた密接形態で達成できる。
ボーダレスコンタクト形成を成すための準備を取り揃え
る。結果的に回路配線パターンは相対的に密接な水平方
向形態で例えば、半導体メモリ素子の周辺領域内形成さ
れた密接形態で達成できる。
【００４１】垂直整列及び上下スタッド２７０，２２０
ａの連結を相対的に適切に確保するために第３エッチン
グ阻止層３０８ａ，３０８ｂは下部の第１絶縁層２０２
に比べて相違したエッチング選択比を有するように選択
される。このように、上部レベルスタッドホ−ル２６８
を形成する時、第１エッチング工程は第１エッチング阻
止物質の上部表面が露出される時まで第４及び第３絶縁
層２６６，２０４を正確にエッチングすることに用いら
れる。続いて、第１エッチング阻止物質物質３０４を第
２エッチング工程で下部スタッド２２０ａの上部表面ま
で正確にエッチングする。
ａの連結を相対的に適切に確保するために第３エッチン
グ阻止層３０８ａ，３０８ｂは下部の第１絶縁層２０２
に比べて相違したエッチング選択比を有するように選択
される。このように、上部レベルスタッドホ−ル２６８
を形成する時、第１エッチング工程は第１エッチング阻
止物質の上部表面が露出される時まで第４及び第３絶縁
層２６６，２０４を正確にエッチングすることに用いら
れる。続いて、第１エッチング阻止物質物質３０４を第
２エッチング工程で下部スタッド２２０ａの上部表面ま
で正確にエッチングする。
【００４２】例えば、ビットラインパッド２５４を含む
ビットラインのような周辺領域の他のビットラインとカ
ップリングするための層間スタッド（図示せず）を提供
するように、前述した工程と共に同様の工程が同時又は
個別的に適用できる。
ビットラインのような周辺領域の他のビットラインとカ
ップリングするための層間スタッド（図示せず）を提供
するように、前述した工程と共に同様の工程が同時又は
個別的に適用できる。
【００４３】本発明に係る図３Ａ乃至図３Ｄの実施形態
はボイド形態の開口部が自然的に発生され、スタッドに
対してエッチング阻止領域をフォトリソグラフィ工程に
よる整列させる必要がないという効果を発揮する。
はボイド形態の開口部が自然的に発生され、スタッドに
対してエッチング阻止領域をフォトリソグラフィ工程に
よる整列させる必要がないという効果を発揮する。
【００４４】図４Ａ乃至図４Ｆは本発明のさらに他の実
施例を説明する。図４Ａ、図４Ｂ及び図４Ｃによると、
層間スタッド２２０ａ，２２０ｂは図３Ａ乃至図３Ｃで
説明されたように、第２及び第１絶縁層２０２，３０２
及び第１エッチング阻止物質３０４を通じて形成され
る。第２絶縁層３０２のボイド領域３２０ａも前記で説
明されたことと同様に第１エッチング阻止物質３０４の
下部に形成される。
施例を説明する。図４Ａ、図４Ｂ及び図４Ｃによると、
層間スタッド２２０ａ，２２０ｂは図３Ａ乃至図３Ｃで
説明されたように、第２及び第１絶縁層２０２，３０２
及び第１エッチング阻止物質３０４を通じて形成され
る。第２絶縁層３０２のボイド領域３２０ａも前記で説
明されたことと同様に第１エッチング阻止物質３０４の
下部に形成される。
【００４５】図４Ｄにおいて、ビットラインスペーサ３
０６を形成するための第３エッチング阻止層を形成した
後、第３エッチング阻止層を除去する以前に、ボイド領
域３２４内にある第３エッチング阻止層が除去されるこ
とを防止するために、スタッド上部の開口部上にマスク
３２２を形成する。これにより、スタッド領域及びビッ
トライン領域の間のエッチング阻止層物質３０４が除去
される間に上部及び下部の第３エッチング阻止層３２４
ａ，３２４ｂが追加的に残る。
０６を形成するための第３エッチング阻止層を形成した
後、第３エッチング阻止層を除去する以前に、ボイド領
域３２４内にある第３エッチング阻止層が除去されるこ
とを防止するために、スタッド上部の開口部上にマスク
３２２を形成する。これにより、スタッド領域及びビッ
トライン領域の間のエッチング阻止層物質３０４が除去
される間に上部及び下部の第３エッチング阻止層３２４
ａ，３２４ｂが追加的に残る。
【００４６】その後、前記で説明されたように、第３及
び第４絶縁層、キャパシタ及びコンタクトが図４Ｅ及び
図４Ｆに示されたように形成される。前記で説明された
ように、残留する第３エッチング阻止層は上部レベルス
タッドホ−ル２７０の形成時、エッチング阻止層として
用いられる。ホールエッチング工程は前記図３で説明さ
れた工程と同様である。
び第４絶縁層、キャパシタ及びコンタクトが図４Ｅ及び
図４Ｆに示されたように形成される。前記で説明された
ように、残留する第３エッチング阻止層は上部レベルス
タッドホ−ル２７０の形成時、エッチング阻止層として
用いられる。ホールエッチング工程は前記図３で説明さ
れた工程と同様である。
【００４７】図３及び図４の実施形態で、スタッド２２
０ａの上部領域にエッチング阻止層パッド３０８，３２
４が形成されることにより、本実施形態では過度エッチ
ング、プロファイル劣化及び結果物のステップカバレー
ジ低下等の問題が防止される。従って、コンタクト誘導
されたビット欠陥が減少される。
０ａの上部領域にエッチング阻止層パッド３０８，３２
４が形成されることにより、本実施形態では過度エッチ
ング、プロファイル劣化及び結果物のステップカバレー
ジ低下等の問題が防止される。従って、コンタクト誘導
されたビット欠陥が減少される。
【００４８】追加的に、エッチング阻止層パッド３０
８，３２４がスタッド２２０ａの最上部領域に局部的に
形成されるため、後続の工程中アウトガシングだけでは
なく、関連された合金流出が顕著に改善される。
８，３２４がスタッド２２０ａの最上部領域に局部的に
形成されるため、後続の工程中アウトガシングだけでは
なく、関連された合金流出が顕著に改善される。
【００４９】
【発明の効果】以上、本発明は本発明の望ましい実施形
態について詳細に説明したが、添付されたクレ−ムによ
り限定される発明の原理及び技術的思想を逸脱しない範
囲で当分野の通常の知識を持つ者により多様に変更が可
能である。
態について詳細に説明したが、添付されたクレ−ムによ
り限定される発明の原理及び技術的思想を逸脱しない範
囲で当分野の通常の知識を持つ者により多様に変更が可
能である。
【００５０】例えば、他の実施形態で、単一金属蒸着ス
テップより、ビットラインパターン上の金属パターン及
びビットラインスタッド上の金属コンタクトを提供する
が、個別的なフォトリソグラフィ工程が利用できる。
テップより、ビットラインパターン上の金属パターン及
びビットラインスタッド上の金属コンタクトを提供する
が、個別的なフォトリソグラフィ工程が利用できる。
【図１】 エッチング阻止層の使用を説明するための一
般的な多層配線構造の断面図である。
般的な多層配線構造の断面図である。
【図２】 本発明に係る選択的にパタ−ニングされたエ
ッチング阻止層を使用した多層配線の断面図である。
ッチング阻止層を使用した多層配線の断面図である。
【図３Ａ】 本発明に係るセル及び周辺領域を含む多層
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
【図３Ｂ】 本発明に係るセル及び周辺領域を含む多層
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
【図３Ｃ】 本発明に係るセル及び周辺領域を含む多層
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
【図３Ｄ】 本発明に係るセル及び周辺領域を含む多層
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
【図３Ｅ】 本発明に係るセル及び周辺領域を含む多層
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
【図３Ｆ】 本発明に係るセル及び周辺領域を含む多層
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
メモリ素子用連結スタッド上に形成されたボイド内部の
エッチング阻止パッドの使用を説明するために、直交す
る軸に沿って切断して左側及び右側列を示した断面図で
ある。
【図４Ａ】 本発明の他の実施形態によるセル及び周辺
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
【図４Ｂ】 本発明の他の実施形態によるセル及び周辺
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
【図４Ｃ】 本発明の他の実施形態によるセル及び周辺
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
【図４Ｄ】 本発明の他の実施形態によるセル及び周辺
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
【図４Ｅ】 本発明の他の実施形態によるセル及び周辺
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
【図４Ｆ】 本発明の他の実施形態によるセル及び周辺
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
領域を含む多層メモリ素子用連結スタッド上に形成され
るボイド内部のエッチング阻止パッドの使用を説明する
ために、直交する軸に沿って切断して左側列及び右側列
を示した断面図である。
２０２ 第１絶縁層 ３０２ 第２絶縁層 ２０４ 第３絶縁層 ２２０ａ 下部スタッド ２５４ ビットラインパッド ２６４ ストレージノード ２６６ 第４絶縁層 ２６８ 上部レベルスタッドホール ２７０ 垂直整列スタッド ３０４ 第１エッチング阻止物質 ３０８ａ，３０８ｂ 第３エッチング阻止層
フロントページの続き (72)発明者 鄭 弘植 大韓民国京畿道水原市勧善区好梅実洞377 番地エルジー三益アパート112棟204号 (72)発明者 金 寄南 大韓民国京畿道安養市東安区坪村洞932− ６番地クムマウルライフアパート108棟502 号 Ｆターム(参考） 5F033 HH19 JJ18 JJ19 JJ33 KK01 NN06 NN07 NN37 NN40 PP06 QQ09 QQ18 QQ25 QQ37 QQ48 RR03 RR04 RR06 RR09 RR15 SS15 TT07 TT08 VV16 5F083 AD24 AD48 GA09 JA39 JA40 MA06 MA19 NA08 PR06 PR39 PR40
Claims (17)
- 【請求項１】 基板の上部に形成される第１絶縁層と、 第１絶縁層上に形成される第２絶縁層と、 第１及び第２絶縁層を貫通して形成されるスタッドと、 スタッド最上部に形成される第３絶縁層と、 前記スタッドの上部表面上部及び第３絶縁層の下部に形
成されるエッチング阻止層より成った第１パッドとを含
むことを特徴とする半導体素子。 - 【請求項２】 前記パッドは第２絶縁層の一部分の除去
後、作られるボイド領域に形成されることを特徴とする
請求項１に記載の半導体素子。 - 【請求項３】 前記第１絶縁層に形成され、スタッドを
含む第１回路領域と、 第１絶縁層に形成され、少なくとも一つ以上の導電ライ
ン及び導電ラインの側壁に形成される少なくとも一つ以
上のスペーサを含む第２回路領域とをさらに含み、前記
スペ−サは第１エッチング阻止物質より成った第１パッ
ドと同一な物質で製作されることを特徴とする請求項１
に記載の半導体素子。 - 【請求項４】 前記第３絶縁層及び第１エッチング阻止
物質は同一物質であることを特徴とする請求項１に記載
の半導体素子。 - 【請求項５】 前記スタッドの最上部の表面及び第１エ
ッチング阻止物質より成った第１パッドの上部に第2エ
ッチング阻止物質より成った第２パッドがさらに形成さ
れ、第2エッチング阻止物質より成った第２パッドはス
タッドを含む半導体素子領域のみを覆うようにパターニ
ングされることを特徴とする請求項１に記載の半導体素
子。 - 【請求項６】 前記第３絶縁層と、第１及び第2エッチ
ング阻止物質とは同一な物質であること特徴とする請求
項５に記載の半導体素子。 - 【請求項７】 前記第１絶縁層に形成されるスタッドを
含む第１回路領域と、 第１絶縁層に形成され、少なくとも一つ以上の導電ライ
ン及び導電ラインの側壁に形成される少なくとも一つ以
上のスペ−サを含む第２回路領域とをさらに含み、前記
スペ−サは第１エッチング阻止物質より成った第１パッ
ドと同一な物質で製作され、スペ−サと第１パッドとは
同時に形成されることを特徴とする請求項１に記載の半
導体素子。 - 【請求項８】 前記第３絶縁層は第２絶縁層に対してエ
ッチング選択比を有することを特徴とする請求項１に記
載の半導体素子。 - 【請求項９】 前記第３絶縁層はエッチング阻止層を含
むことを特徴とする請求項１に記載の半導体素子。 - 【請求項１０】 基板上に第１絶縁層を形成する段階
と、 第１絶縁層上に第２絶縁層を形成する段階と、 第１及び第２絶縁層内にスタッドを形成する段階と、 前記スタッドの上部及び第２絶縁層の上部に第３絶縁層
を形成する段階と、 前記スタッド最上部領域の第２絶縁層の部分を除去し、
スタッド上部及び第３絶縁層下部の第２絶縁層内にボイ
ド領域を形成する段階と、 前記ボイド領域内に第１エッチング阻止物質より成った
第１パッドを形成する段階とを含むことを特徴とする半
導体素子の製造方法。 - 【請求項１１】 前記第１絶縁層内にスタッドを含む第
１回路領域を形成する段階と、 前記第１絶縁層内に少なくとも一つ以上の導電ラインを
有する第２回路領域を形成する段階とを含むことを特徴
とする請求項１０に記載の半導体素子の製造方法。 - 【請求項１２】 前記ボイド領域に第１エッチング阻止
物質でパッドを形成する間、導電ラインの側壁に第１エ
ッチング阻止物質でスペ−サを形成する段階をさらに含
む段階をさらに含むことを特徴とする請求項１１に記載
の半導体素子の製造方法。 - 【請求項１３】 前記第３絶縁層及び第１エッチング阻
止物質は同一な物質であることを特徴とする請求項１０
に記載の半導体素子の製造方法。 - 【請求項１４】 前記スタッドの最上部の表面及び第１
エッチング阻止物質より成った第１パッドの上部に第２
エッチング阻止物質より成った第２パッドを形成する段
階をさらに含むことを特徴とする請求項１０に記載の半
導体素子の製造方法。 - 【請求項１５】 前記第３絶縁層物質及び第１及び第２
エッチング阻止物質は同一な物質であることを特徴とす
る請求項１４に記載の半導体素子の製造方法。 - 【請求項１６】 前記第２エッチング阻止物質より成っ
た第２パッドを形成する段階は、 素子の上部に第２エッチング阻止物質より成った層を形
成する段階と、 前記第２エッチング阻止物質より成った層を選択的に除
去し、スタッドの上部に第２エッチング阻止物質より成
った第２パッドを残留させる段階とを含むことを特徴と
する請求項１４に記載の半導体素子の製造方法。 - 【請求項１７】 前記第２絶縁層の部分を除去する段階
は、スタッドの最上部の部分で第２絶縁層が露出される
ように除去することを特徴とする請求項１０に記載の半
導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/699,589 | 2000-10-30 | ||
| US09/699,589 US6787906B1 (en) | 2000-10-30 | 2000-10-30 | Bit line pad and borderless contact on bit line stud with localized etch stop layer formed in an undermined region |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184868A true JP2002184868A (ja) | 2002-06-28 |
| JP4846946B2 JP4846946B2 (ja) | 2011-12-28 |
Family
ID=24809996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001328341A Expired - Fee Related JP4846946B2 (ja) | 2000-10-30 | 2001-10-25 | ビットラインランディングパッドを有する半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6787906B1 (ja) |
| JP (1) | JP4846946B2 (ja) |
| KR (1) | KR100389924B1 (ja) |
| TW (1) | TW508744B (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373740B1 (en) * | 1999-07-30 | 2002-04-16 | Micron Technology, Inc. | Transmission lines for CMOS integrated circuits |
| US7554829B2 (en) | 1999-07-30 | 2009-06-30 | Micron Technology, Inc. | Transmission lines for CMOS integrated circuits |
| KR100400319B1 (ko) * | 2001-11-01 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 제조방법 |
| US7101770B2 (en) | 2002-01-30 | 2006-09-05 | Micron Technology, Inc. | Capacitive techniques to reduce noise in high speed interconnections |
| US7235457B2 (en) | 2002-03-13 | 2007-06-26 | Micron Technology, Inc. | High permeability layered films to reduce noise in high speed interconnects |
| US6846738B2 (en) * | 2002-03-13 | 2005-01-25 | Micron Technology, Inc. | High permeability composite films to reduce noise in high speed interconnects |
| US7160577B2 (en) | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
| US6970053B2 (en) * | 2003-05-22 | 2005-11-29 | Micron Technology, Inc. | Atomic layer deposition (ALD) high permeability layered magnetic films to reduce noise in high speed interconnection |
| TW200507171A (en) * | 2003-08-05 | 2005-02-16 | Nanya Technology Corp | Method for preventing short-circuits of conducting wires |
| KR100527673B1 (ko) * | 2004-02-24 | 2005-11-28 | 삼성전자주식회사 | 반도체 소자의 금속배선 형성방법 |
| KR100549014B1 (ko) * | 2004-07-21 | 2006-02-02 | 삼성전자주식회사 | 스페이서 패턴을 갖는 반도체 장치들 및 그 형성방법들 |
| KR100585181B1 (ko) * | 2005-02-24 | 2006-05-30 | 삼성전자주식회사 | 국부 에치 스톱퍼를 갖는 반도체 메모리 소자 및 그 제조방법 |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| KR100673117B1 (ko) * | 2005-07-29 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP4334558B2 (ja) * | 2006-09-20 | 2009-09-30 | 株式会社東芝 | パターン形成方法 |
| JP2009176819A (ja) * | 2008-01-22 | 2009-08-06 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR20090084124A (ko) * | 2008-01-31 | 2009-08-05 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US9972633B2 (en) * | 2016-01-27 | 2018-05-15 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| US10134754B2 (en) | 2017-03-13 | 2018-11-20 | Macronix International Co., Ltd. | Method for forming a 3-D memory device and the 3-D memory device formed thereby |
| US10090250B1 (en) | 2017-03-31 | 2018-10-02 | Macronix International Co., Ltd. | Memory structure and method for manufacturing the same |
| US20200161128A1 (en) * | 2018-11-20 | 2020-05-21 | Nanya Technology Corporation | Semiconductor device and manufacturing method thereof |
| US10734400B1 (en) | 2019-02-18 | 2020-08-04 | Sandisk Technologies Llc | Three-dimensional memory device including bit lines between memory elements and an underlying peripheral circuit and methods of making the same |
| US11011209B2 (en) * | 2019-10-01 | 2021-05-18 | Sandisk Technologies Llc | Three-dimensional memory device including contact-level bit-line-connection structures and methods of making the same |
| EP4181202A4 (en) | 2020-09-29 | 2023-12-27 | Changxin Memory Technologies, Inc. | SEMICONDUCTOR COMPONENT AND PRODUCTION METHOD THEREOF |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4966870A (en) | 1988-04-14 | 1990-10-30 | International Business Machines Corporation | Method for making borderless contacts |
| US5612254A (en) | 1992-06-29 | 1997-03-18 | Intel Corporation | Methods of forming an interconnect on a semiconductor substrate |
| US5466636A (en) | 1992-09-17 | 1995-11-14 | International Business Machines Corporation | Method of forming borderless contacts using a removable mandrel |
| US5472913A (en) * | 1994-08-05 | 1995-12-05 | Texas Instruments Incorporated | Method of fabricating porous dielectric material with a passivation layer for electronics applications |
| JPH0997833A (ja) * | 1995-07-22 | 1997-04-08 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| US5808335A (en) | 1996-06-13 | 1998-09-15 | Vanguard International Semiconductor Corporation | Reduced mask DRAM process |
| TW408433B (en) * | 1997-06-30 | 2000-10-11 | Hitachi Ltd | Method for fabricating semiconductor integrated circuit |
| US5891799A (en) | 1997-08-18 | 1999-04-06 | Industrial Technology Research Institute | Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates |
| US6083824A (en) | 1998-07-13 | 2000-07-04 | Taiwan Semiconductor Manufacturing Company | Borderless contact |
| US5918120A (en) | 1998-07-24 | 1999-06-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines |
| US5895239A (en) | 1998-09-14 | 1999-04-20 | Vanguard International Semiconductor Corporation | Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts |
| US6221713B1 (en) * | 1999-03-05 | 2001-04-24 | Taiwan Semiconductor Manufacturing Company | Approach for self-aligned contact and pedestal |
| US6022776A (en) | 1999-04-07 | 2000-02-08 | Worldwide Semiconductor Manufacturing Corporation | Method of using silicon oxynitride to improve fabricating of DRAM contacts and landing pads |
| JP3317399B2 (ja) * | 1999-07-14 | 2002-08-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6518671B1 (en) * | 2000-10-30 | 2003-02-11 | Samsung Electronics Co. Ltd. | Bit line landing pad and borderless contact on bit line stud with localized etch stop layer and manufacturing method thereof |
| US6350649B1 (en) * | 2000-10-30 | 2002-02-26 | Samsung Electronics Co., Ltd. | Bit line landing pad and borderless contact on bit line stud with etch stop layer and manufacturing method thereof |
-
2000
- 2000-10-30 US US09/699,589 patent/US6787906B1/en not_active Expired - Lifetime
-
2001
- 2001-01-30 KR KR10-2001-0004224A patent/KR100389924B1/ko active IP Right Grant
- 2001-09-13 TW TW090122698A patent/TW508744B/zh not_active IP Right Cessation
- 2001-10-25 JP JP2001328341A patent/JP4846946B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-21 US US10/442,407 patent/US6812572B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6812572B2 (en) | 2004-11-02 |
| US20030214022A1 (en) | 2003-11-20 |
| US6787906B1 (en) | 2004-09-07 |
| KR20020033486A (ko) | 2002-05-07 |
| TW508744B (en) | 2002-11-01 |
| KR100389924B1 (ko) | 2003-07-04 |
| JP4846946B2 (ja) | 2011-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002184868A (ja) | ボイド領域内に形成された局部エッチング阻止層が備えられたビットラインスタッド上のビットラインランディングパッドとボーダレスコンタクトを有する半導体素子及びその製造方法 | |
| US7510963B2 (en) | Semiconductor device having multilayer interconnection structure and manufacturing method thereof | |
| JP2009038388A (ja) | 局部エッチング阻止物質層を有するビットラインスタッド上のビットラインランディングパッドと非境界コンタクトとを有する半導体素子及びその製造方法 | |
| JP4057800B2 (ja) | 半導体素子及びその形成方法 | |
| JP2006261708A (ja) | 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 | |
| US6268252B1 (en) | Method of forming self-aligned contact pads on electrically conductive lines | |
| JPH0982920A (ja) | 高集積ｄｒａｍセルの製造方法 | |
| KR20040067315A (ko) | 반도체 장치 및 그 제조방법 | |
| JPH0917978A (ja) | 高集積ｄｒａｍ素子及びその製造方法 | |
| US20020024093A1 (en) | Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same | |
| JP2720796B2 (ja) | 半導体装置の製造方法 | |
| KR20020018025A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP5107499B2 (ja) | 半導体装置 | |
| KR20020061713A (ko) | 다중층의 스토리지 노드 콘택 플러그를 갖는 반도체메모리 소자 및 그 제조방법 | |
| JP2002231906A (ja) | 半導体装置及びその製造方法 | |
| KR20090012834A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2009054879A (ja) | 集積回路の製造方法 | |
| JPH0582518A (ja) | コンタクト形成方法 | |
| JPH1140667A (ja) | 半導体装置の製造方法 | |
| KR20030012115A (ko) | 반도체 메모리 장치의 스토리지 노드 콘택 플러그 형성방법 | |
| JPH07283326A (ja) | コンタクト構造およびその製造方法 | |
| KR20050002361A (ko) | 반도체소자의 금속배선 형성방법 | |
| JPH065720A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041007 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071211 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080311 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090707 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091109 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091119 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20100108 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111013 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4846946 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |