JP4846946B2 - ビットラインランディングパッドを有する半導体素子の製造方法 - Google Patents

ビットラインランディングパッドを有する半導体素子の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明はボイド領域に形成される局部エッチング阻止層を有するビットラインスタッド上のビットラインランディングパッド及びボーダレス(borderless)コンタクトを有する半導体素子及びその製造方法に関する。
【０００２】
参考に、本出願は“エッチング阻止層を有するビットラインスタッド上のビットラインランディングパッドとボーダレスコンタクト及びその製造方法(Bit Line Landing Pad and Borderless Contact on Bit Line Stud with Etch Stop Layer and Manufacturing Method Thereof)”という名称に出願された米国特許出願番号第09/699,849号明細書と、“局部エッチング阻止層を有するビットラインスタッド上のビットラインランディングパッドとボーダレスコンタクト及びその製造方法(Bit Line Landing Pad and Borderless Contact on Bit Line Stud with localized Etch Stop Layer and Manufacturing Method Thereof)”という名称に出願された米国特許出願番号第09/699,591号明細書に関連するものであり、ここに参考に記載する。
【０００３】
【従来の技術】
集積回路の表面積をより効率的に用いるために、一般的な2次元(dimension)半導体技術は、現在回路が3次元形態の多層状に形成されるように発展されている。このような形態で、アクティブ素子及び配線は積層関係に形成される。各々の連続的な層の形成中“プラグ(plug)”又は“スタッド(stud)”のような層間連結経路は多様なアクティブ素子と他の層の伝送ラインとの間を電気的に連結させる。プラグの整列を補助するための“ランディングパッド(landing pads)”又は“タブ(tab)”は上部層に電気的信号を伝達するプラグのためのターゲット(target)役割を果たすように下部層に形成される。このランディングパッドは下地の回路又は配線と連結され、プラグのためのさらに広い許容誤差のターゲットの役割を果たすように回路又は配線より表面積を一般に広く形成する。
【０００４】
このような多層配線技術は、1ギガバイト(gigabyte)以上の大容量を有するDRAM(Dynamic Random Access Memory)素子のような高集積メモリ素子の設計を可能にする。このようなDRAM素子は厳格なデザインの制限下で、稠密でありつつ効率的に配列されたメモリセルの多重アレイを含む。セル領域の間には、入力／周辺部だけではなく、セルの間の補助回路及び配線回路を含む周辺領域等がある。
【０００５】
垂直方向へのプラグと水平方向への配線線幅(feature)の間の誤整列は欠陥及び信頼性問題を誘発できる。プラグが線幅との整列を確保するために、線幅は決められたサイズ例えば、ランディングパッド使用を通じて要求されることよりさらに広く製作される。より広く製作される線幅領域は、当業界で垂直コンタクトホール周辺の“境界(border)”に称される。だから如何なる過度な境界領域も、回路密度の面で悪い影響をもたらす。
【０００６】
境界領域が減少又は除去される反面、多層配線は過去にも試された。このような試図は米国特許番号第6,083,824号明細書、第5,612,254号明細書及び第4,966,870号明細書に開示された回路及び製造工程を含む。
【０００７】
どの程度までの回路のパッキング(packing)密度は、回路の間の金属配線が相互間の侵入をせずに、どの程度密接に形成できるかにより制限される。このような制限は一層のコンタクトと他の層のコンタクトとの間の分離を制御するデザインルールにより規定され、コンタクト周辺の境界領域又は許容誤差に対するデザインルールにより規定される。
【０００８】
その外の試図としては、層間配線用ホールの高いアスペクト比を減少させるための努力が進行されている。ここで、アスペクト比はホールの幅に対するホールの高さを意味する。一般にホールが深いほど、ホールをさらに製作しにくい。下地の回路の配線、例えばDRAMメモリ素子のビットラインをランディングパッドとして使用することにより、配線ホールのアスペクト比を相当量減少させ得る。
【０００９】
典型的な多層DRAMメモリ素子はセル領域及び周辺領域を含む。セル領域はデータ貯蔵素子の役割を果たし、垂直に配列されたキャパシタと連結されるアクティブスイッチング素子を含む。又、セルビットラインは周辺回路領域とセル領域との間にデータを伝達するための配線の役割を果たす。周辺領域は局部配線機能をする数個のビットライン又は多様なアクティブ素子と相異なる層の伝送ラインとの間を電気的に連結する数個のスタッドを含む。絶縁酸化膜はビットラインの上部に形成され、配線スタッドは酸化膜を通じてオープンされてビットラインと連結される。
【００１０】
ビットラインが局部配線として用いられる時、例えば特にセンスアンプリファイヤ(sense amplifier)領域で用いられる時、回路層は非常に稠密に密集できる。例えば、上部層からビットラインをアクセスするためには、ビットラインの間の領域が、水平方向へは隣接するビットラインの間のコンタクトを避けるべきことと同時に、垂直方向へはホールが適切な深さで形成されるように正確にエッチングし、スタッドホールを形成しなければならない。なぜならば、DRAM素子のセンスアンプリファイヤのような周辺領域に形成される素子がしばしば多様な配線経路を有して稠密に配列されるため、垂直方向へスタッド配線が占める断面積が最小化されなければならないためである。従って、前記のような場合には現在の製造工程としては得にくい高いアスペクト比を有するスタッドの形成を要求する。
【００１１】
接続スタッドを形成する現在の技術は色々の工程の限界に直面している。このような工程限界であって、スタッドホールを形成する間、下地のビットラインと水平方向に誤整列できる水平方向の誤整列がある。又、垂直方向の誤整列も発生できるが、この場合スタッドホールが下部のビットラインとコンタクトを成しにくいほど十分に深くエッチングされないか、或いはスタッドホールがあまり深くエッチングされ、ビットラインを貫通するようにエッチングされる。
【００１２】
整列正確度を改善するために、米国特許番号第5,895,239号明細書では、ビットラインスタッドと共にビットラインランディングパッドを採用する技術が開示された。しかし、このような試図はビットライン上部では最小線幅を提供しなければならなく、上部配線スタッドの底部では最大線幅を提供しなければならないので、ランディングパッドを含むビットラインの上部及び下部の中いずれか一つ又は全てにおいて厳格な許容誤差(tolerance)を要求する。狭いスタッド下部はコンタクト抵抗の増加を誘導しながら、正確な製作を難しくするアスペクト比を増大させる反面、広いスタッドの上部は回路密度の考慮において制限的である。スタッドの垂直方向整列を成すための対策がないので、スタッドホールが下部のビットラインと若干でも誤整列されば、スタッドに隣接する下部の絶縁層内にボイドが形成できる。
【００１３】
多層連結配線に対するさらに他の試図が米国特許番号第５，８９１，７９９号明細書に開示された。図１を参照し、基板２００上に形成された金属層２１０の上部に層間絶縁層（ＳｉＯ2）２０２と、例えばシリコンナイトライド（Ｓｉ3Ｎ4）のマスキング層のようなエッチング阻止層２０６を順次に形成する。上部及び下部層の間を連結するスタッド２１２ａ，２１２ｂを蒸着するために、マスキング層２０６及び下部の絶縁層２０２をパターニングし、スタッドホール２１３ａ，２１３ｂを形成する。スタッド２１２ａ，２１２ｂを形成してから、マスキング層２０６は上部マスキング層２０８及び上部絶縁層２０４の内部にスタッド２１４ａ，２１４ｂを形成するためのエッチング基準の役割を果たす。しかし、このような方法は多くの限界により制約を受ける。Ｓｉ3Ｎ4マスキング層２０６，２０８は酷いストレスを有する物質として、全体回路の上部に全体的に形成されば、過度なストレスが加えられて基板の歪みが誘発できる。又、これらの高い密度に起因し、マスキング層は以後の高温工程中、層間絶縁層内含まれているC,F及びClのような不純物がアウトガシング(outgassing)されることを妨害する。併せて、残留するＳｉ3Ｎ4マスキング層は一般的な合金工程中Ｈ2及びＯ2が流入されることを遮断できるため、上部及び下部金属層の間の導電接着特性及び欠陥治癒能力に深刻な影響を及ぶ。
【００１４】
さらに、Ｓｉ3Ｎ4マスキング層がビットラインの間に適用されるので、このような工程は一般的なメモリ製造工程に適していない。即ち、セルビットラインの各々の側壁に形成される絶縁スペーサはセルビットライン及び隣るキャパシタの間のショート(short)を防止する。このようなスペーサを形成するために、ビットラインの間に形成されるべきキャパシタ用空間を確保するように、隣接するビットラインの間のどのようなマスキングも除去する必要がある。しかし、このような工程にキャパシタとビットラインとの間を絶縁させるための必要に応じて、ビットラインの上部に形成された絶縁層又除去される。この工程により周辺領域ビットラインの各側壁上のマスキング層も除去され、はじめからマスキング層を形成しようとする目的が達成できない。
【００１５】
【発明が解決しようとする課題】
本発明の目的は従来技術の限界が克服できる半導体素子を提供することである。
又、本発明の他の目的は前記半導体素子の適していた製造方法を提供することである。
【００１６】
【課題を解決するための手段】
本発明は下部の層間絶縁層の一部分にのみ選択的にパタ−ニングされたエッチング阻止層が提供され、以後製造工程中にアウトガシングが可能である。残留するエッチング阻止層は連結性媒体を囲む部分、例えば下部及び上部コンタクトホ−ルの間でスタッドを囲む部分にのみ局部的に形成される。望ましくは、残留するエッチング阻止層の表面積は上部層に形成された上部のスタッドを形成する間適切な整列タ−ゲットが提供できるように十分に広く形成される反面、十分にアウトガシングを許容しない程度で十分に狭く形成され、隣るコンタクトホール例えばビットラインランディングパッドと隣接するコンタクトホールと干渉が起こらない程度で十分に狭く形成される。
【００１７】
一観点において、本発明は基板上に形成された第１絶縁層を含む半導体素子を指示する。第２絶縁層は第１絶縁層の上部に形成される。スタッドは第１及び第２絶縁層を通じて形成され、第３絶縁層はスタッドの最上部に形成される。第１エッチング阻止物質より成った第１パッドはスタッド最上部の表面上部及び第３絶縁層の下部に形成される。
【００１８】
望ましくは、パッドは第２絶縁層部分を除去した後、残留するボイド領域内に形成される。第３絶縁層及び第１エッチング阻止物質は全て同一な物質を含める。
【００１９】
半導体素子は第１絶縁層内に形成された第１回路領域をさらに含める。ここで、第１回路領域は、スタッド及び第１絶縁層に形成される第２回路領域を含む。第２回路領域は少なくとも一つ以上の導電ライン及び導電ラインの両側壁に少なくとも一つ以上のスペーサを含み、スペーサは第１エッチング阻止物質より成った第１パッドと同一な物質で作れる。
【００２０】
又、第2エッチング阻止物質より成った第２パッドは、スタッドの上部表面及び第１エッチング阻止物質より成った第１パッドの上部に形成でき、第2エッチング阻止物質より成った第２パッドはスタッドを含む半導体素子の領域のみを覆うように選択的にパターニングできる。第３絶縁層と、第１及び第2エッチング阻止物質とは同一な物質を含める。
【００２１】
又、半導体素子は第１絶縁層に形成される第１回路領域を含む。第１回路領域はスタッド及び第１絶縁層に形成される第２回路領域を含む。第２回路領域は少なくとも一つ以上の導電ライン及び導電ラインの両側壁にスペーサを含み、スペーサは第１エッチング阻止物質より成った第１パッドと同一な物質で形成され、スペサ及び第１パッドは連続的に形成される。
【００２２】
望ましくは、第３絶縁層は第２絶縁層に対してエッチング選択比を有する物質で形成され、第３絶縁層はエッチング阻止層を含める。
【００２３】
本発明の他の観点において、本発明は半導体素子の製造方法を含む。第１絶縁層を基板上に形成し、第２絶縁層を第１絶縁層の上部に形成する。その後、第１及び第２絶縁層を通じてスタッドを形成し、第３絶縁層をスタッド最上部及び第２絶縁層の上部に形成する。スタッド最上部の第２絶縁層を除去し、スタッド最上部及び第３絶縁層の下部の第２絶縁層内にボイド領域を形成する。第１エッチング阻止物質より成った第１パッドがボイド領域に提供される。
【００２４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
以下セル及び周辺領域を有するメモリ素子と関連して本発明の原理を詳細に説明する。本発明の回路及び工程は他の多層回路実施形態でも同等に適用できることをその技術分野の者に明白であることである。
【００２５】
図２は本発明に係る多層回路構造の断面図である。基板２００の上部に導電層パターン２１０が形成され、導電層パターン２１０の上部に第１層間絶縁層２０２が形成される。第１層間絶縁層２０２の上部に絶縁層２０３が形成する。第１層間絶縁層２０２及び絶縁層２０３の内部にコンタクトホール２１９ａ，２１９ｂが形成され、このようなコンタクトホール２１９ａ，２１９ｂ内に層間コンタクトスタッド２２０ａ，２２０ｂが形成される。スタッドの中いずれか一つのスタッド２２０ｂの上部には以後上部レベルスタッド２３０ｂ用ランディングプラグへ提供される導電配線２２２が形成される。
【００２６】
第１エッチング阻止物質２２４ａは下部レベルスタッド２２０ａの上部表面及び下部レベルスタッド２２０ａを囲む層間絶縁層の一部分に存在するように選択的にパターニングされる。又、第１エッチング阻止物質２２４ｂは導電配線２２２の上部に存在するようにパターニングされる。第２エッチング阻止物質は結果物の上部に形成された後、導電配線２２２の両側壁上の側壁スペーサ２２６の形態で提供されるように選択的にパターニングされる。第１及び第２エッチング阻止物質は同様のものであってもよく、又は異なる物質であってもよく、例えば、Ｓｉ3Ｎ4、Ｔａ2Ｏ5又はＡｌ2０3が利用できる。
【００２７】
結果物の上部に第２層間絶縁層２０４は結果物の上部に形成され，上部レベルコンタクトホール２２９ａ，２２９ｂは上部レベルコンタクトスタッド２３０ａ，２３０ｂを提供するために形成される。ホール２２９ａ，２２９ｂの形成中、エッチング阻止層２２４ａ，２２４ｂはスタッド２２０ａを囲む領域内の下部の第１層間絶縁層２０２の過度エッチングを防止しながら、ランディングパッド２２２の過度エッチングを防止するための整列ターゲッドの役割を果たす。上部レベルスタッド２３０ａ，２３０ｂの形成後、金属配線(metal traces)２３２ａ，２３２ｂが結果物の上部に形成され、回路が完成される。
【００２８】
本発明の形態の典型的な適用は、図３Ａ乃至図３Ｆ及び図４Ａ乃至図４Ｆを参照して説明される。ここで、図３Ａ乃至図３Ｆ及び図４Ａ乃至図４Ｆは本発明に係るセル領域及び周辺領域を含むメモリ素子の多層コンタクト形成を示すための断面図である。“Ｘ”及び“Ｙ”方向図面は例えば、ワ−ドライン及びビットライン各々の方向である素子の直交する軸に対して切断したことを示す。
【００２９】
図３Ａを参照して、メモリ素子が形成される半導体基板２００にアクティブメモリセル２４０を形成する。メモリ素子は、稠密にパッキングされたメモリセル２４０及びデータラインを含むセル領域２４２と、連結配線及び例えば入出力回路のようにメモリセル領域２４２を補助する周辺回路を含む周辺領域２４４とを含む。前記の事項を総括し、このようなメモリ素子の適用において、データライン及び周辺の連結配線をここで“ビットライン”と称する。しかし、前述したように、本発明は層間配線を要求する他の実施形態にも同一に適用できる。
【００３０】
第１絶縁層２０２を例えば、高密度プラズマ酸化膜でセル領域２４２、周辺領域２４４及び基板２００の上部に形成する。第１絶縁層２０２の上部に第２絶縁層３０２を形成する。第２絶縁層３０２は例えば、相対的に低い誘電定数を有する物質で、第１絶縁層２０２に比べてエッチング速度が速い物質、例えばＢＰＳＧ、ＴＯＳＺ、ＰＥ−酸化膜、ＳＯＧ又はＦＯＸを含める。又、例えばシリコン窒化膜（Ｓｉ3Ｎ4）を含む第１エッチング阻止物質３０４を第２絶縁層３０２の上部に形成する。
【００３１】
エッチング工程により第１エッチング阻止物質３０４、第１及び第２絶縁層２０２，３０２の内部にコンタクトホール２１９を形成する。図３Ｂに示されたように、コンタクトホール２１９の内部にコンタクトスタッド２２０ａ，２２０ｂを形成する。コンタクトスタッド２２０ａ，２２０ｂは約５００Å乃至２０００Åの厚さでタングステンによって形成できる。ここで、タングステンより成ったコンタクトスタッドを形成するためのガス反応は、例えば、４０Ｔｏｒｒの圧力と４１５℃の温度で進行され、次のような化学反応に進行される。
【００３２】
＜反応式１＞
WF6＋SiH4＋H2→W＋SiF4＋H2
【００３３】
一般に、ｎ＋／ｐ＋コンタクト抵抗値はｎ＋コンタクトに対する０．１５μｍ幅のビットラインに対しては３００−１０００Ω／コンタクト程度であり、ｐ＋コンタクトに対する０．２３μｍ幅のビットラインに対しては１．５−５ＫΩ／コンタクト程度である。
【００３４】
タングステン（Ｗ）プラグがコンタクトスタッドとして使用される場合、プラグ２２０ａ，２２０ｂは優先的にＣＶＤ（chemical vapor deposition)方式により１００Å厚さでチタン膜（Ｔｉ）を形成することにより形成できる。又、チタン膜を形成した後、例えばＣＶＤ又はＡＬＤ(atomic layer deposition)方式により３００Åの厚さでＴｉＮ層を形成した後、約２０００Åの厚さでタングステンを形成する。その後、結果物を化学的機械的研磨又はエッチバック工程により研磨して、プラグを形成する。
【００３５】
又、チタン窒化膜（ＴｉＮ）プラグがコンタクトスタッドとして使用される場合、プラグ２２０ａ，２２０ｂは優先的にＣＶＤ方式により１００Åの厚さでチタン膜を形成した後、その後にＣＶＤ方式により１５００Å厚さのＴｉＮ膜を形成する。その後、化学的機械的研磨工程を遂行する。
【００３６】
図３Ｃに示されたように、ビットライン金属層２５２及びビットラインキャッピング層２５８はビットラインと連結できるように、スタッド２２０ｂの上部に存在するようにパターニングする。ここで、ビットライン金属層２５２は例えばタングステン膜であることができ、ビットラインキャッピング層２５８は例えばＳｉ3Ｎ4層であることができ、本実施形態で第２エッチング阻止物質と称される。ビットライン物質をパターニングする間、スタッド２２０ａの上部部分が露出され、これによりスタッド２２０ａが部分的にエッチングされ、第２絶縁層３０２が露出される。第２絶縁層３０２が第１エッチング阻止物質３０４より相対的に速いエッチング速度を有するため、第１エッチング阻止物質３０４下部の第２絶縁層３０２の部分が等方性エッチング方式により除去される。これにより、スタッド２２０ａの第１エッチング阻止物質下部の上部表面の周辺の第２絶縁層３０２に円形リング状でエッチングされる。
【００３７】
図３Ｄにおいて、例えばＳｉ3Ｎ4を含む第３エッチング阻止層は結果物の上部に形成した後、ビットラインの側壁に側壁スペーサが形成されるように除去する。これにより、円形リング状でエッチングされた領域(undermined region:以下ボイド領域）３０８ａが第３エッチング阻止層で埋め込まれ、スタッド２２０ａの上部のボイド領域側壁に、側壁スペーサ３０８ｂが形成される。本発明の目的を達成するために、ボイド領域に埋め込まれた第３エッチング阻止層の結果物をここでは“パッド”と称する。又、本発明を遂行するために、第３エッチング阻止層は２００Å乃至７００Å、望ましくは５００Å以下の厚さで提供され、非等方性にエッチングされ、ビットラインスペーサ３０６及びスタッドホールスペーサ３０８ｂを形成する。第３エッチング阻止層は用途により、Ｓｉ3Ｎ4、Ｔａ2Ｏ5又はＡｌ2Ｏ3を含める。ボイド領域内に残留する第３エッチング阻止層３０８ａの最終厚さは側壁スペーサ３０６，３０８ｂの水平方向厚さの二倍程度が望ましい。そのような理由で、第２絶縁層３０２の厚さは絶縁層の最終厚さに合うように選択される。
【００３８】
図３Ｅでのように、結果物の上部に第３絶縁層２０４を形成し、公知された技術によりストレージノードコンタクトホール２６２を形成する。
【００３９】
図３Ｆに示されたように、第３絶縁層２０４内にストレージノードコンタクト２６４を形成し、第４絶縁層２６６を第３絶縁層２０４の上部に形成する。例えば、酸化膜エッチング工程を用い、第３エッチング阻止層３０８ａ，３０８ｂが露出される時まで第４及び第３絶縁層２６６，２０４をエッチングし、上部レベルスタッドホ−ル２６８を形成する。第３エッチング阻止層３０８ａ，３０８ｂは、スタッドと連結される領域で下部スタッド２２０ａの両側にある下部の第１絶縁層２０２を過度エッチングされないようにし、下部スタッド２２０ａの上部表面がホールにより適切に露出されるようにする垂直方向のガイドとして利用される。このようなホールを形成する工程は二重ステップエッチング工程で達成される。先ず、第１エッチング工程は、１５００Ｗのパワー、４０ｍＴｏｒｒの圧力及びＣ4Ｆ6＋Ｏ2＋Ａｒガス雰囲気で第３及び第４絶縁層２０４，２６６をエッチングする。引き続き、第２エッチング工程では、エッチング阻止層のエッチング工程は６００Ｗのパワー、５０ｍＴｏｒｒの圧力及びＣＨＦ3＋Ａｒ＋Ｈ2ガス雰囲気で１０５秒間、下部の第１絶縁層２０２をエッチング阻止層として用い、下部スタッド２２０ａの最上部の表面が露出されるように進行される。これにより、第３エッチング阻止層３０８ａ，３０８ｂは下部の第１絶縁層２０２に対して相違したエッチング選択比を有するように選択されるのが望ましい。
【００４０】
このように、下部スタッド２２０ａは次にボーダレスコンタクト形成を成すための準備を取り揃える。結果的に回路配線パターンは相対的に密接な水平方向形態で例えば、半導体メモリ素子の周辺領域内形成された密接形態で達成できる。
【００４１】
垂直整列及び上下スタッド２７０，２２０ａの連結を相対的に適切に確保するために第３エッチング阻止層３０８ａ，３０８ｂは下部の第１絶縁層２０２に比べて相違したエッチング選択比を有するように選択される。このように、上部レベルスタッドホ−ル２６８を形成する時、第１エッチング工程は第１エッチング阻止物質の上部表面が露出される時まで第４及び第３絶縁層２６６，２０４を正確にエッチングすることに用いられる。続いて、第１エッチング阻止物質物質３０４を第２エッチング工程で下部スタッド２２０ａの上部表面まで正確にエッチングする。
【００４２】
例えば、ビットラインパッド２５４を含むビットラインのような周辺領域の他のビットラインとカップリングするための層間スタッド（図示せず）を提供するように、前述した工程と共に同様の工程が同時又は個別的に適用できる。
【００４３】
本発明に係る図３Ａ乃至図３Ｄの実施形態はボイド形態の開口部が自然的に発生され、スタッドに対してエッチング阻止領域をフォトリソグラフィ工程による整列させる必要がないという効果を発揮する。
【００４４】
図４Ａ乃至図４Ｆは本発明のさらに他の実施例を説明する。図４Ａ、図４Ｂ及び図４Ｃによると、層間スタッド２２０ａ，２２０ｂは図３Ａ乃至図３Ｃで説明されたように、第２及び第１絶縁層２０２，３０２及び第１エッチング阻止物質３０４を通じて形成される。第２絶縁層３０２のボイド領域３２０ａも前記で説明されたことと同様に第１エッチング阻止物質３０４の下部に形成される。
【００４５】
図４Ｄにおいて、ビットラインスペーサ３０６を形成するための第３エッチング阻止層を形成した後、第３エッチング阻止層を除去する以前に、ボイド領域３２４内にある第３エッチング阻止層が除去されることを防止するために、スタッド上部の開口部上にマスク３２２を形成する。これにより、スタッド領域及びビットライン領域の間のエッチング阻止層物質３０４が除去される間に上部及び下部の第３エッチング阻止層３２４ａ，３２４ｂが追加的に残る。
【００４６】
その後、前記で説明されたように、第３及び第４絶縁層、キャパシタ及びコンタクトが図４Ｅ及び図４Ｆに示されたように形成される。前記で説明されたように、残留する第３エッチング阻止層は上部レベルスタッドホ−ル２７０の形成時、エッチング阻止層として用いられる。ホールエッチング工程は前記図３で説明された工程と同様である。
【００４７】
図３及び図４の実施形態で、スタッド２２０ａの上部領域にエッチング阻止層パッド３０８，３２４が形成されることにより、本実施形態では過度エッチング、プロファイル劣化及び結果物のステップカバレージ低下等の問題が防止される。従って、コンタクト誘導されたビット欠陥が減少される。
【００４８】
追加的に、エッチング阻止層パッド３０８，３２４がスタッド２２０ａの最上部領域に局部的に形成されるため、後続の工程中アウトガシングだけではなく、関連された合金流出が顕著に改善される。
【００４９】
【発明の効果】
以上、本発明は本発明の望ましい実施形態について詳細に説明したが、添付されたクレ−ムにより限定される発明の原理及び技術的思想を逸脱しない範囲で当分野の通常の知識を持つ者により多様に変更が可能である。
【００５０】
例えば、他の実施形態で、単一金属蒸着ステップより、ビットラインパターン上の金属パターン及びビットラインスタッド上の金属コンタクトを提供するが、個別的なフォトリソグラフィ工程が利用できる。
【図面の簡単な説明】
【図１】 エッチング阻止層の使用を説明するための一般的な多層配線構造の断面図である。
【図２】 本発明に係る選択的にパタ−ニングされたエッチング阻止層を使用した多層配線の断面図である。
【図３Ａ】 本発明に係るセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されたボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側及び右側列を示した断面図である。
【図３Ｂ】 本発明に係るセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されたボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側及び右側列を示した断面図である。
【図３Ｃ】 本発明に係るセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されたボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側及び右側列を示した断面図である。
【図３Ｄ】 本発明に係るセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されたボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側及び右側列を示した断面図である。
【図３Ｅ】 本発明に係るセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されたボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側及び右側列を示した断面図である。
【図３Ｆ】 本発明に係るセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されたボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側及び右側列を示した断面図である。
【図４Ａ】 本発明の他の実施形態によるセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されるボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側列及び右側列を示した断面図である。
【図４Ｂ】 本発明の他の実施形態によるセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されるボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側列及び右側列を示した断面図である。
【図４Ｃ】 本発明の他の実施形態によるセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されるボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側列及び右側列を示した断面図である。
【図４Ｄ】 本発明の他の実施形態によるセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されるボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側列及び右側列を示した断面図である。
【図４Ｅ】 本発明の他の実施形態によるセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されるボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側列及び右側列を示した断面図である。
【図４Ｆ】 本発明の他の実施形態によるセル及び周辺領域を含む多層メモリ素子用連結スタッド上に形成されるボイド内部のエッチング阻止パッドの使用を説明するために、直交する軸に沿って切断して左側列及び右側列を示した断面図である。
【符号の説明】
２０２ 第１絶縁層
３０２ 第２絶縁層
２０４ 第３絶縁層
２２０ａ 下部スタッド
２５４ ビットラインパッド
２６４ ストレージノード
２６６ 第４絶縁層
２６８ 上部レベルスタッドホール
２７０ 垂直整列スタッド
３０４ 第１エッチング阻止物質
３０８ａ，３０８ｂ 第３エッチング阻止層

Claims (2)

  1. 基板上に第１絶縁層を形成する段階と、
    前記第１絶縁層上に第２絶縁層を形成する段階と、
    前記第２絶縁層上にエッチング阻止層を形成する段階と、
    前記エッチング阻止層、前記第２絶縁層及び前記第１絶縁層をエッチングして周辺回路領域に下部コンタクトホールを形成する段階と、
    前記下部コンタクトホール内に下部コンタクトスタッドを形成する段階と、
    前記下部コンタクトスタッドの前記第２絶縁層内に形成された最上部領域とその周囲の前記第２絶縁層の部分とを除去し、前記下部コンタクトスタッドの上部及び前記エッチング阻止層の下部の前記第２絶縁層内にボイド領域を形成する段階と、
    前記ボイド領域を形成する段階で得られた結果物上に前記ボイド領域を充填するようにＳｉ ３ Ｎ ４ 、Ｔａ ２ Ｏ ５ 又はＡｌ ２ Ｏ ３ から選択された物質を堆積させ、その後、該物質を、前記下部コンタクトスタッドの上部を一部露出する側壁スペーサを形成するように除去することによって、パッドを形成する段階と、
    前記パッドを形成する段階で得られた結果物上に第３絶縁層を形成する段階と、
    前記第３絶縁層上に第４絶縁層を形成する段階と、
    前記パッドをガイドとして利用し、前記下部コンタクトスタッドの上部が露出されるまで前記第４絶縁層及び前記第３絶縁層をエッチングすることによって、上部コンタクトホールを形成する段階と、
    前記上部コンタクトホールの内部に上部コンタクトスタッドを形成する段階とを含み、
    前記第２絶縁層を構成する物質は、前記第１絶縁層よりもエッチング速度が速くなるようにＢＰＳＧ、ＴＯＳＺ、ＰＥ―酸化膜、ＳＯＧ又はＦＯＸから選択され、
    前記エッチング阻止層を構成する物質は、前記第２絶縁層よりもエッチング速度が遅くなるようにＳｉ ３ Ｎ ４ 、Ｔａ ２ Ｏ ５ 又はＡｌ ２ Ｏ ３ から選択される、
    半導体素子の製造方法。
  2. 基板上に第１絶縁層を形成する段階と、
    前記第１絶縁層上に第２絶縁層を形成する段階と、
    前記第２絶縁層上にエッチング阻止層を形成する段階と、
    前記エッチング阻止層、前記第２絶縁層及び前記第１絶縁層をエッチングして周辺回路領域に下部コンタクトホールを形成する段階と、
    前記下部コンタクトホール内に下部コンタクトスタッドを形成する段階と、
    前記下部コンタクトスタッドの前記第２絶縁層内に形成された最上部領域とその周囲の前記第２絶縁層の部分とを除去し、前記下部コンタクトスタッドの上部及び前記エッチング阻止層の下部の前記第２絶縁層内にボイド領域を形成する段階と、
    前記ボイド領域を形成する段階で得られた結果物上に前記ボイド領域を充填するようにＳｉ ３ Ｎ ４ 、Ｔａ ２ Ｏ ５ 又はＡｌ ２ Ｏ ３ から選択された物質を堆積させ、その後、前記ボイド領域を覆うマスクを用いて、該マスクで覆われていない領域の該物質を除去することによってパッドを形成する段階と、
    前記パッドを形成する段階で得られた結果物上に第３絶縁層を形成する段階と、
    前記第３絶縁層上に第４絶縁層を形成する段階と、
    前記パッドをガイドとして利用し、前記下部コンタクトスタッドの上部が露出されるまで前記第４絶縁層及び前記第３絶縁層をエッチングすることによって、上部コンタクトホールを形成する段階と、
    前記上部コンタクトホールの内部に上部コンタクトスタッドを形成する段階とを含み、
    前記第２絶縁層を構成する物質は、前記第１絶縁層よりもエッチング速度が速くなるようにＢＰＳＧ、ＴＯＳＺ、ＰＥ―酸化膜、ＳＯＧ又はＦＯＸから選択され、
    前記エッチング阻止層を構成する物質は、前記第２絶縁層よりもエッチング速度が遅くなるようにＳｉ ３ Ｎ ４ 、Ｔａ ２ Ｏ ５ 又はＡｌ ２ Ｏ ３ から選択される、
    半導体素子の製造方法。
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