KR100673117B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 1차적으로 비트라인 콘택 영역과 저장 전극 콘택 영역을 동시에 형성하고, 비트라인을 형성한 후 2차적으로 저장 전극 콘택 플러그를 형성하여 저장 전극 콘택 플러그의 높이를 감소시켜 저장 전극 오픈 영역을 증가시키고, 비트라인 간의 쇼트를 감소시켜 공정 마진을 확보하고 수율을 향상시키는 기술을 나타낸다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 1차적으로 비트라인 콘택 영역과 저장 전극 콘택 영역을 동시에 형성하고, 비트라인을 형성한 후 2차적으로 저장 전극 콘택 플러그를 형성하여 최종 형성되는 저장 전극 콘택 플러그의 높이를 감소시켜 저장 전극 오픈 영역을 증가시키고, 비트라인 간의 쇼트를 감소시켜 공정 마진을 확보하고 수율을 향상시키는 기술을 나타낸다.
종래 기술에 따른 반도체 소자의 제조 방법은 게이트 전극 및 랜딩플러그가 구비된 반도체 기판 상부에 제 1 층간 절연막 및 제 1 하드마스크층의 적층 구조를 형성하고 상기 적층 구조를 식각하여 상기 비트라인 콘택홀을 형성한다.
다음에, 상기 비트라인 콘택홀을 매립하는 금속층을 형성한 후 패터닝하여 비트라인을 형성하고, 상기 구조물 상부에 제 2 층간 절연막 및 제 2 하드마스크층을 형성하고 식각하여 저장 전극 콘택홀을 형성한다.
상기 저장 전극 콘택홀을 폴리 실리콘층으로 매립하여 상기 랜딩플러그에 접속되는 저장 전극 콘택 플러그를 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 저장 전극 콘택 플러그 형성시 상기 저장 전극 콘택 플러그와 인접한 비트라인 간에 쇼트가 발생하여 후속 공정 완료 후 테스트 공정에서 수율이 감소되며, 저장 전극의 오픈 면적이 좁아지고 저항이 커짐으로써 DRAM 셀 동작시 오류를 발생시키는 문제점이 있다.
상기 문제점을 해결하기 위하여, 1차적으로 비트라인 콘택 영역과 저장 전극 콘택 영역을 동시에 형성하고, 비트라인을 형성한 후 2차적으로 저장 전극 콘택 플러그를 형성하여 최종 형성되는 저장 전극 콘택 플러그의 높이를 감소시켜 저장 전극 오픈 영역을 증가시키고, 비트라인 간의 쇼트를 감소시켜 공정 마진을 확보하고 수율을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
랜딩플러그가 구비되는 반도체 기판상에 제 1 층간 절연막을 형성하는 단계와,
상기 제 1 층간 절연막을 식각하여 상기 랜딩플러그를 노출시키는 저장 전극 콘택홀 및 비트라인 콘택홀을 동시에 형성하는 단계와,
상기 비트라인 콘택홀을 통하여 상기 랜딩플러그에 접속되는 비트라인을 형성하는 단계와,
전체 표면 상부에 제 2 층간 절연막을 형성하고, 상기 제 2 층간 절연막 및 제 1 층간 절연막을 통하여 상기 랜딩플러그에 접속되는 저장 전극 콘택 플러그를 형성하는 공정을 포함하는 것을 특징으로 하고,
랜딩플러그가 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와,
상기 제 1 층간 절연막 상부에 비트라인 콘택 영역 및 저장 전극 콘택 영역을 정의하는 제 1 하드마스크층 패턴을 형성하는 단계와,
상기 제 1 하드 마스크층 패턴을 마스크로 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하고 상기 구조물 상에 금속 장벽층을 형성하는 단계와,
상기 콘택 영역을 매립하는 금속층을 전면에 형성하는 단계와,
상기 금속층 상부에 비트라인 마스크를 이용하여 제 2 하드마스크층 패턴을 형성하는 단계와,
상기 제 2 하드마스크층 패턴을 마스크로 상기 제 1 하드마스크층 패턴이 노출되도록 식각하여 비트라인 패턴을 형성하되, 상기 저장 전극 콘택 영역의 금속층은 소정 깊이 더 식각되는 단계와,
상기 비트라인 패턴 측벽에 스페이서를 형성하는 단계와,
상기 비트라인 패턴을 포함한 반도체 기판 전면에 제 2 층간 절연막을 형성하는 단계와,
상기 제 2 층간 절연막을 통하여 상기 저장 전극 콘택홀에 매립된 금속층과 접속되는 저장 전극 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 게이트 전극(100) 및 랜딩플러그(105)가 구비된 반도체 기판 상부에 제 1 층간 절연막(110) 및 제 1 하드마스크층(120)을 형성한 후 제 1 하드마스크층(120) 상부에 저장 전극 콘택 영역 및 비트 라인 콘택 영역을 정의하는 제 1 감광막 패턴(130)을 형성한다.
삭제
여기서, 제 1 하드마스크층(120)은 질화막으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 제 1 감광막 패턴(130)을 마스크로 제 1 하드마스크층(120)을 식각하여 제 1 하드마스크층 패턴(125)을 형성한다.
도 1c를 참조하면, 제 1 하드마스크층 패턴(125)을 마스크로 제 1 층간 절연막(110)을 식각하여 비트라인 콘택홀 및 저장전극 콘택홀을 정의하는 층간 절연막 패턴(115)을 형성하고, 상기 콘택 영역을 포함하는 반도체 기판 전면에 일정 두께의 금속 장벽층(140)을 형성한다.
다음에, 상기 구조물 전면에 금속층(150)을 형성한다.
여기서, 금속 장벽층(140)은 100 ~ 200Å의 Ti층과 200 ~ 300Å의 TiN층의 적층구조로 형성하는 것이 바람직하며, 금속층(150)은 600 내지 800Å의 텅스텐층으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 금속층(150) 상부에 제 2 하드마스크층(160)을 형성하고, 제 2 하드마스크층(160) 상부에 비트라인 마스크인 제 2 감광막 패턴(170)을 형성한다.
여기서, 제 2 하드마스크층(160)은 질화막으로 형성하는 것이 바람직하다.
도 1e를 참조하면, 제 2 감광막 패턴(170)을 마스크로 제 2 하드마스크층(160)을 식각하여 제 2 하드마스크층 패턴(165)을 형성하고, 제 2 감광막 패턴(170)을 제거한다.
도 1f 및 도 1g를 참조하면, 제 2 하드마스크층 패턴(165)을 마스크로 금속층(150)을 식각하여 비트라인 패턴을 형성한다.
여기서, 상기 식각 공정은 제 1 하드마스크층 패턴(125)이 노출되도록 수행하며, 제 1 하드마스크층 패턴(125), 제 2 하드마스크층 패턴(165) 및 금속층(150)의 식각 선택비 차이를 이용하여 수행하는 것이 바람직하다.
다음에, 상기 구조물 전면에 일정 두께의 스페이서 물질층(180)을 형성하고, 전면 식각 공정을 수행하여 상기 비트라인 패턴 측벽에 스페이서(185)를 형성한다.
삭제
삭제
여기서, 스페이서(185)는 질화막으로 형성하는 것이 바람직하다.
도 1h를 참조하면, 상기 비트라인 패턴을 포함하는 반도체 기판 전면에 제 2 층간 절연막(190)을 형성한다.
여기서, 제 2 층간 절연막(190)은 4000 내지 6000Å의 질화막으로 형성하는 것이 바람직하다.
도 1i를 참조하면, 제 2 층간 절연막(190)을 식각하여 저장 전극 콘택홀(300)을 형성한 후 저장 전극 콘택홀(300)을 매립하여 저장 전극 콘택 플러그(200)를 형성한다.
여기서, 저장 전극 콘택 플러그(200)는 폴리 실리콘층으로 형성하되, 저장전극 콘택홀(300) 저부에 매립된 금속층과 접속되도록 형성하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조 방법은 1차적으로 비트라인 콘택 영역과 저장 전극 콘택 영역을 동시에 형성하고, 비트라인을 형성한 후 2차적으로 저장 전극 콘택 플러그를 형성하여 최종 형성되는 저장 전극 콘택 플러그의 높이를 감소시켜 저장 전극 오픈 영역을 증가시키고, 비트라인간의 쇼트를 감소시켜 공정 마진을 확보하고 수율을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (16)

  1. 랜딩플러그가 구비되는 반도체 기판상에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막을 식각하여 상기 랜딩플러그를 노출시키는 저장 전극 콘택홀 및 비트라인 콘택홀을 동시에 형성하는 단계;
    상기 비트라인 콘택홀을 통하여 상기 랜딩플러그에 접속되는 비트라인을 형성하는 단계; 및
    전체 표면 상부에 제 2 층간 절연막을 형성하고, 상기 제 2 층간 절연막 및 제 1 층간 절연막을 통하여 상기 랜딩플러그에 접속되는 저장 전극 콘택 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 층간 절연막은 상측에 하드 마스크층을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 저장 전극 콘택홀 및 비트라인 콘택홀은 표면에 금속장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 금속장벽층은 Ti 및 TiN의 적층 구조로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 Ti 은 100 ∼ 200 Å 의 두께로 형성하고, 상기 TiN 은 200 ∼ 300 Å 의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 비트라인은 상측에 하드 마스크층을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 비트라인은 금속층으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 비트라인은 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 랜딩플러그가 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상부에 비트라인 콘택 영역 및 저장 전극 콘택 영역을 정의하는 제 1 하드마스크층 패턴을 형성하는 단계;
    상기 제 1 하드 마스크층 패턴을 마스크로 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하고 상기 구조물 상에 금속 장벽층을 형성하는 단계;
    상기 콘택홀을 매립하는 금속층을 전면에 형성하는 단계;
    상기 금속층 상부에 비트라인 마스크를 이용하여 제 2 하드마스크층 패턴을 형성하는 단계;
    상기 제 2 하드마스크층 패턴을 마스크로 상기 제 1 하드마스크층 패턴이 노출되도록 식각하여 비트라인 패턴을 형성하되, 상기 저장 전극 콘택 영역의 금속층은 소정 깊이 더 식각되는 단계;
    상기 비트라인 패턴 측벽에 스페이서를 형성하는 단계;
    상기 비트라인 패턴을 포함한 반도체 기판 전면에 제 2 층간 절연막을 형성하는 단계; 및
    상기 제 2 층간 절연막을 통하여 상기 저장 전극 콘택홀에 매립된 금속층과 접속되는 저장 전극 콘택 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 금속 장벽층은 Ti층 및 TiN층의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 Ti층은 100 ~ 200Å의 두께로 형성하며, 상기 TiN층은 200 ~ 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 9 항에 있어서,
    상기 금속층은 600 내지 800Å의 텅스텐층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 9 항에 있어서,
    상기 제 1 하드마스크층, 제 2 하드마스크층 및 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 9 항에 있어서,
    상기 저장 전극 콘택 플러그는 폴리 실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 9 항에 있어서,
    상기 제 2 하드마스크층을 마스크로 하는 금속층 식각공정은 상기 제 1 하드마스크층 패턴을 식각장벽으로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 식각공정은 제 2 하드마스크층과 금속층의 식각 선택비 차이를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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