KR101076779B1 - 반도체 소자 및 그의 형성 방법 - Google Patents

반도체 소자 및 그의 형성 방법 Download PDF

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Abstract

본 발명의 반도체 소자는 셀 주변 영역의 소자분리막 상에 구비된 제 1 절연막과 상기 셀 주변 영역의 활성영역 상에 구비된 제 1 도전물질과 상기 제 1 절연막과 동일한 높이를 갖으며, 셀 영역의 활성영역을 노출시키는 콘택 예정 영역을 포함하는 제 2 절연막 및 상기 셀 영역의 콘택 예정 영역에 매립된 제 2 도전물질을 포함함으로써, 기생 캡을 줄이기 위하여 셀 영역과 그 주변 영역에 형성된 단차를 극복하여 PDR 특성의 열화를 방지하여 반도체 소자의 특성을 향상시키는 효과를 제공한다.
셀 주변 영역, 셀 영역, 단차

Description

반도체 소자 및 그의 형성 방법{Method for forming semiconductor device and the method for forming using the same}
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 셀 영역과 셀 주변 영역에 상이한 적층 구조로 인한 단차 극복을 개선할 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.
반도체 소자의 고집적화로 디자인 룰이 감소함에 따라 패턴이 미세화되어 패턴간 스페이스의 간격이 점차 감소하게 되었다. 특히, 랜딩플러그 공정 시에 랜딩플러그와 게이트 또는 랜딩플러그와 리세스 게이트(recess gate)의 자기정렬페일(SAC Fail:Self align contact Fail)이 유발되어 수율을 저하시키는 문제를 유발한다. 따라서, 게이트 또는 리세스 게이트 구조에서 매립형 게이트(buried gate) 구조로 변화시켜 랜딩플러그와의 자기정렬페일을 방지하는 기술이 제안되었다.
한편, 디자인 룰이 작아지면서 기생 캡(parastic cap)의 조절을 위하여 셀 영역과 셀 주변 영역에 상이한 적층 구조를 적용하는 방법이 제안되었는데, 상술한 바와 같이 셀 영역과 그 주변영역이 상이한 적층 구조를 갖는 경우에는 셀 주변영역에 구비되는 폴리 실리콘의 손실이 발생하여 실제 동작하여야 하는 회로들이 구 비되는 셀 주변영역의 폴리 실리콘이 식각되어 PDR(Poly Depletion Ratio) 특성이 열화되는 한계가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도로, (ⅰ)은 셀 주변 영역을 나타낸 단면도이고, (ⅱ)는 셀 영역을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(12)으로 정의되는 활성영역(14)을 반도체 기판(10) 전체 면적에 형성한다. 그 다음, 셀 영역(ⅱ)만을 노출시키며 매립형 게이트 예정 영역을 정의하는 감광막 패턴(미도시)을 반도체 기판(10) 전체에 형성한 후, 감광막 패턴(미도시)을 식각마스크로 소자분리막(12) 및 활성영역(14)을 식각하여 셀 영역(ⅱ)에만 매립형 게이트 예정영역(미도시)을 형성한 후, 매립형 게이트 예정 영역(미도시)이 매립되도록 게이트 전극(16)을 증착시킨다.
그 다음, 게이트 전극(16)에 에치백 공정을 수행하여 셀 주변 영역(ⅰ)에 형성된 게이트 전극(16)을 제거하고, 매립형 게이트 예정 영역(미도시)의 일부만 게이트 전극(16)으로 매립되도록 한 후, 전체 표면에 캡핑 질화막(18) 및 실링 질화막(20)을 순차적으로 형성한다. 이때, 셀 주변 영역(ⅰ)에는 캡핑 질화막(18) 및 실링 질화막(20)이 형성되지 않도록 셀 주변 영역(ⅰ)만 노출시키는 감광막 패턴을 형성한 후, 이를 식각마스크로 셀 주변 영역(ⅰ)의 캡핑 질화막(18) 및 실링 질화막(20)을 식각한다.
그 다음 실링 질화막(20) 상부에 절연막(22)을 증착한다. 여기서 절연막(22)은 TEOS이다. 그 다음, 비트라인 콘택 예정 영역(24)을 정의하는 감광막 패턴(미도 시)을 식각마스크로 하여 활성영역(14)이 노출되도록 절연막(22), 실링 질화막(20) 및 캡핑 질화막(18)을 식각하여 비트라인 콘택 예정 영역(24)을 형성한다.
도 1b에 도시된 바와 같이, 반도체 기판(10)의 전체 영역에 비트라인 콘택용 도전물질(26)을 형성한다. 이 결과, 셀 주변 영역(ⅰ) 및 셀 영역(ⅱ)에 비트라인 콘택용 도전물질(26)이 전체에 형성된다.
도 1c에 도시된 바와 같이, 셀 영역(ⅱ)에는 절연막(22)이 노출되도록 비트라인 콘택용 도전물질(26)에 평탄화 식각 공정을 수행하여 비트라인 콘택(28)을 형성한다. 이때, 평탄화 식각 공정에 의해 셀 주변 영역(ⅰ)의 비트라인 콘택용 도전물질은 과도 식각되어 셀 영역(ⅱ)과 동일한 높이를 갖지 못하여 단차를 유발하게 되는 문제가 발생하게 된다. 이 과정에서 PDR(Poly Depletion Ratio) 특성이 열화되어 반도체 소자의 특성을 저하시키는 문제가 발생하게 된다.
본 발명은 반도체 소자의 기생 캡을 줄이기 위하여 셀 영역과 그 주변 영역에 단차를 의도적으로 유발하였는데, 이 과정에서 셀 영역과 그 주변 영역에 발생된 단차로 인해 PDR 특성이 열화되는 문제를 해결하고자 한다.
본 발명의 소자는 셀 주변 영역의 소자분리막 상에 구비된 제 1 절연막과 상기 셀 주변 영역의 활성영역 상에 구비된 제 1 도전물질과 상기 제 1 절연막과 동일한 높이를 갖으며, 셀 영역의 활성영역을 노출시키는 콘택 예정 영역을 포함하는 제 2 절연막 및 상기 셀 영역의 콘택 예정 영역에 매립된 제 2 도전물질을 포함하는 것을 특징으로 한다.
이때, 상기 셀 주변 영역은 셀 동작에 관여하지 않는 회로들이 구비된 영역인 것을 특징으로 한다. 이 결과, 셀 주변 영역에 구비된 제 1 절연막에 의해 셀 주변 영역의 제 1 도전물질이 과도 식각되지 않도록 하여 셀 주변 영역과 셀 영역이 동일한 높이의 적층구조를 갖도록 함으로써, 실제 셀 동작에 관여하는 회로들이 구비된 영역이 손실이 방지되도록 할 수 있다.
이때, 상기 제 1 절연막 및 상기 제 2 절연막은 실링 질화막 및 TEOS의 적층구조인 것을 특징으로 한다.
또한, 상기 제 1 도전물질 및 상기 제 2 도전물질은 폴리실리콘인 것을 특징으로 한다.
그리고, 상기 셀 영역은 매립형 게이트를 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 셀 주변 영역 및 셀 영역을 포함하는 반도체 기판의 전체에 절연막을 형성하는 단계와 상기 반도체 기판 상에 셀 주변 영역의 활성영역을 노출시키며, 상기 셀 영역에 구비된 매립형 게이트 사이 활성영역을 노출시키는 절연막을 형성하는 단계와 전체 표면에 도전물질을 형성하는 단계 및 상기 절연막에 의해 노출된 상기 셀 주변 영역의 활성영역 및 상기 셀 영역에 구비된 매립형 게이트 사이 활성영역이 매립되도록 상기 도전물질에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다. 이 결과, 상기 도전물질이 평탄화 식각되는 과정에서 셀 주변 영역의 도전 물질이 과도식각되지 않아 셀 주변 영역과 셀 영역에서 단차가 발생하지 않게 되므로 PDR 특성의 열화를 근본적으로 방지할 수 있다.
이때, 상기 절연막을 형성하는 단계는 상기 반도체 기판 상에 실링 질화막 및 TEOS를 순차적으로 적층하는 단계와 상기 TEOS 상부에 셀 주변 영역의 활성영역 및 상기 셀 영역에 구비된 상기 매립형 게이트 사이 활성영역을 노출시키는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 TEOS 및 상기 실링 질화막을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 절연막을 형성하는 단계 이전 상기 반도체 기판 상에 상기 활성영역을 정의하는 소자분리막을 형성하는 단계와 상기 셀 영역의 활성영역 및 상기 셀 영역의 소자분리막에 매립형 게이트 예정 영역을 형성하는 단계와 상기 매립형 게이트 예정 영역을 일부 매립하는 게이트 전극을 형성하는 단계 및 상기 매립형 게이트 예정 영역을 매립하는 캡핑 질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 게이트 전극을 형성하는 단계는 상기 매립형 게이트 예정 영역이 매립되도록 게이트 전극용 도전 물질을 형성하는 단계 및 상기 게이트 도전 물질에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 기생 캡을 줄이기 위하여 셀 영역과 그 주변 영역에 형성된 단차를 극복하여 PDR 특성의 열화를 방지하여 반도체 소자의 특성을 향상시키는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도로, (ⅰ)은 셀 주변 영역을 나타낸 단면도이고, (ⅱ)는 셀 영역을 나타낸 단면도이다. 여기서 셀 주변 영역은 실제 셀 동작에 관여하지 않는 회로들이 구비된 영역으로 한다. 따라서, 본 발명은 실제 셀 동작에 관여하는 회로들이 구비된 영역과 셀 영역의 단차를 유지하면서, 셀 동작에 관여하지 않는 회로들이 구비된 영역의 적층구조를 영역의 적층 구조와 동일한 구조로 형성함으로써 셀 동작에 관여하는 회로들이 손실되는 문제를 해결한다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 셀 주변 영역(ⅰ)의 소자분리막(102) 상에 구비된 실링 질화막(110) 및 절연막(112)의 적층 구조를 포함한다. 이때, 셀 주변 영역(ⅰ)의 소자분리막(102) 상에 구비된 실링 질화막(110) 및 절연막(112)의 적층 구조는 셀 영역(ⅱ)의 매립형 게이트(106)를 포함하는 반도체 기판(100) 상에 구비되고, 활성영역(104) 상에 비트라인 예정 영역(미도시)을 포함하는 실링 질화막(110) 및 절연막(112)의 적층구조의 높이와 동일한 것이 바람직하다. 따라서, 셀 주변 영역(ⅰ)의 실링 질화막(110) 및 절연막(112)의 적층 구조 사이에 매립된 비트라인 콘택용 도전물질(119)과 셀 영역(ⅱ)의 비트라인 예정 영역에 매립된 비트라인 콘택(118)의 높이는 동일하다. 그러므로, 본 발명에 따른 반도체 소자는 셀 주변 영역과 셀 영역에서 발생하는 단차로 인해 문제가 되는 PDR 열화를 근본적으로 방지할 수 있다.
도 3a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 반도체 기판(100) 전체 면적에 형성한다. 그 다음, 셀 영역(ⅱ)만을 노출시키며 매립형 게이트 예정 영역을 정의하는 감광막 패턴(미도시)을 반도체 기판(100) 전체에 형성한 후, 감광막 패턴(미도시)을 식각마스크로 소자분리막(102) 및 활성영역(104)을 식각하여 셀 영역(ⅱ)에만 매립형 게이트 예정영역(미도시)을 형성한 후, 매립형 게이트 예정 영역(미도시)이 매립되도록 게이트 전극(106)을 증착시킨다.
그 다음, 게이트 전극(106)에 에치백 공정을 수행하여 셀 주변 영역(ⅰ)에 형성된 게이트 전극(106)을 제거하고, 매립형 게이트 예정 영역(미도시)의 일부만 게이트 전극(106)으로 매립되도록 한 후, 전체 표면에 캡핑 질화막(108) 및 실링 질화막(110)을 순차적으로 형성한다. 이때, 캡핑 질화막(108)은 매립형 게이트 예정 영역이 매립되도록 게이트 전극(106) 상부에만 남겨지도록 하는 것이 바람직하다.
그 다음 실링 질화막(110) 상부에 절연막(112)을 증착한다. 여기서 절연막(112)은 TEOS인 것이 바람직하다. 그 다음, 셀 영역(ⅱ)에는 절연막(112) 상부에 비트라인 콘택 예정 영역(114)을 정의하는 감광막 패턴(미도시)을 식각마스크로 하여 활성영역(104)이 노출되도록 절연막(112), 실링 질화막(110) 및 캡핑 질화막(108)을 식각하여 비트라인 콘택 예정 영역(114)을 형성한다. 또한, 셀 주변 영역(ⅰ)에는 절연막(112) 상부에 활성영역(104)의 상부를 노출시키는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 활성영역(104)이 노출되도록 절연막(112) 및 실링 질화막(110)을 식각하는 것이 바람직하다. 이때, 셀 영역(ⅱ)과 셀 주변 영역(ⅰ)에 남아있는 실링 질화막(110) 및 절연막(112)의 적층 구조의 높이는 동일하다.
도 3b에 도시된 바와 같이, 반도체 기판(100)의 전체 영역에 비트라인 콘택용 도전물질(116)을 형성한다. 이 결과, 셀 주변 영역(ⅰ) 및 셀 영역(ⅱ)에 비트라인 콘택용 도전물질(116)이 전체에 형성된다.
도 3c에 도시된 바와 같이, 셀 영역(ⅱ)에는 절연막(112)이 노출되도록 비트라인 콘택용 도전물질(116)에 평탄화 식각 공정을 수행하여 비트라인 콘택(118)을 형성한다. 또한, 셀 주변 영역(ⅰ) 역시 절연막(112)이 노출되도록 비트라인 콘택 용 도전물질(116)에 평탄화 식각 공정을 수행하여 활성영역(104) 상에 형성되고, 실링 질화막(110) 및 절연막(112)의 적층 구조 사이에 매립된 비트라인 콘택용 도전물질(119)를 형성한다. 이때, 비트라인 콘택용 도전물질(116)은 폴리실리콘인 것이 바람직하다. 이 과정에서, 셀 주변 영역(ⅰ)에서는 소자분리막(102) 상부에 남아있는 실링질화막(110) 및 절연막(112)의 적층 구조가 식각 장벽층 역할을 하여 비트라인 콘택용 도전물질(116)이 과도 식각되는 것을 근본적으로 방지한다. 따라서, 종래에 발생하던 비트라인 콘택용 도전물질(116)이 과도식각되어 PDR을 열화시키는 문제를 근본적으로 해결할 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 셀 주변 영역을 나타낸 단면도이고, (ⅱ)는 셀 영역을 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 셀 주변 영역을 나타낸 단면도이고, (ⅱ)는 셀 영역을 나타낸 단면도

Claims (9)

  1. 셀 주변 영역의 소자분리막 상에 구비된 제 1 절연막;
    상기 제 1 절연막을 관통하며 상기 셀 주변 영역의 활성영역 상에 구비된 제 1 도전물질;
    상기 제 1 절연막과 동일한 높이를 갖으며, 셀 영역의 활성영역을 노출시키는 콘택 예정 영역을 포함하는 제 2 절연막; 및
    상기 셀 영역의 콘택 예정 영역에 매립된 제 2 도전물질을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 셀 주변 영역은 셀 동작에 관여하지 않는 회로들이 구비된 영역인 것을 특징으로 하는 반도체 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막은
    실링 질화막 및 TEOS의 적층구조인 것을 특징으로 하는 반도체 소자.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 1 도전물질 및 상기 제 2 도전물질은
    폴리실리콘인 것을 특징으로 하는 반도체 소자.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 셀 영역은
    매립형 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 셀 주변 영역 및 셀 영역을 포함하는 반도체 기판의 전체에 절연막을 형성하는 단계;
    상기 반도체 기판 상에 셀 주변 영역의 활성영역을 노출시키며, 상기 셀 영역에 구비된 매립형 게이트 사이 활성영역을 노출시키는 절연막을 형성하는 단계;
    전체 표면에 도전물질을 형성하는 단계; 및
    상기 절연막에 의해 노출된 상기 셀 주변 영역의 활성영역 및 상기 셀 영역에 구비된 매립형 게이트 사이 활성영역이 매립되도록 상기 도전물질에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서,
    상기 절연막을 형성하는 단계는
    상기 반도체 기판 상에 실링 질화막 및 TEOS를 순차적으로 적층하는 단계;
    상기 TEOS 상부에 셀 주변 영역의 활성영역 및 상기 셀 영역에 구비된 상기 매립형 게이트 사이 활성영역을 노출시키는 감광막 패턴을 형성하는 단계; 및
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서,
    상기 절연막을 형성하는 단계 이전
    상기 반도체 기판 상에 상기 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 셀 영역의 활성영역 및 상기 셀 영역의 소자분리막에 매립형 게이트 예정 영역을 형성하는 단계;
    상기 매립형 게이트 예정 영역을 일부 매립하는 게이트 전극을 형성하는 단계; 및
    상기 매립형 게이트 예정 영역을 매립하는 캡핑 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8에 있어서,
    상기 게이트 전극을 형성하는 단계는
    상기 매립형 게이트 예정 영역이 매립되도록 게이트 전극용 도전 물질을 형성하는 단계; 및
    상기 게이트 도전 물질에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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