KR101010121B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트 전극층 상에 오버-행(Over-hang) 구조의 버퍼막을 형성하여 후속 식각 공정시 하드마스크층 패턴 상부의 게이트 전극층이 계속 남아 하드마스크층의 역할을 수행하도록 함으로써 하드마스크층 패턴이 손실되는 현상을 방지할 수 있는 기술을 개시한다.
버티컬 트랜지스터, 버퍼막
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 수직형 트랜지스터 제조방법에 관한 기술이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 제한된 영역에 더 많은 트랜지스터를 형성하여 그 집적도를 높이는 기술이 요구되고 있다. 8F2 구조의 디램에서는 소자 간의 간격이 좁아지면서 라인이나 콘택의 패터닝이 어려워지고, 자기정렬식각(SAC) 공정 또한 어려워지고 있다. 이를 위하여, 4F2 구조의 수직형 트랜지스터 기술이 제안되었다. 기존의 플래너 타입의 트랜지스터가 적층/패터닝/식각 공정의 순환만으로 진행되는 것에 비해 수직형 트랜지스터는 초기에 적층/패터닝/식각 공정 후에 매립/평탄화/패터닝/식각 공정이 순환되어 진행된다. 따라서, 수직형 트랜지스터 형성 공정은 초기의 하드마스크층이 마지막 공정까지 이용되기 때문에, 각 단계별로 하드마스크층의 손실이 계속 발생되게 된다. 이와 같이, 하드마스크층이 손실되게 되면 수직형 필러의 상측이 어택(attac)을 받아 전기적으로 불량을 일으킬 수 있는 문제점이 있다. 이를 해결하기 위해, 초기 하드마스크층을 두껍게 형성하게 되면 수직형 필러가 기울어지거나 무너지는 현상이 발생할 수 있다.
또한, 수직형 필러를 둘러싸는 써라운드 게이트(Surrounding gate) 형성시 수직형 필러 상측의 게이트 전극층 제거 두께에 따라 채널 길이가 결정되기 때문에 채널 길이가 균일하게 형성되지 못하는 문제점이 있다. 그리고, 워드라인 형성시 써라운드 게이트 및 정션 보호를 위해 증착된 스페이서, 즉 질화막을 인산용액을 이용한 습식 식각 공정으로 일정부분 제거한다. 이때, 워드라인 영역 상의 산화막과 그 외 영역 상의 산화막이 각각 SOD와 BPSG로 서로 다른 물질이기 때문에, 워드라인 마스크가 오정렬되는 경우 스페이서 제거 공정시 SOD와 BPSG 간의 식각 속도가 달라 워드라인과 이웃한 워드라인을 절연시키는 산화막이 벌어지면서 워드라인 간에 쇼트되는 문제점이 있다. 그리고, 워드라인 형성시 스페이서 제거 공정에 의해 산화막이 손실되면서 워드라인 자체의 두께가 달라진다. 이로 인해, 워드라인의 저항값이 변화되어 소자 특성이 불균일해지는 문제점이 있다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 게이트 전극층 상에 오버-행(Over-hang) 구조의 버퍼막을 형성하여 후속 식각 공정시 하드마스크층 패턴 상부의 게이트 전극층이 계속 남아 하드마스크층의 역할을 수행하도록 함으로써 하드마스크층 패턴이 손실되는 현상을 방지하여 하드마스크층 패턴의 두께를 감소시킬 수 있고, 이에 따라 수직형 필러가 기울어지거나 쓰러지는 현상을 방지할 수 있는데 그 목적이 있다.
둘째, 워드라인 형성 전에 정션부의 절연막을 한번의 식각 공정으로 식각하여 써라운드 게이트를 형성함으로써 채널 길이가 균일하게 형성될 수 있는데 그 목적이 있다.
셋째, 써라운드 게이트 전극층 표면에 스페이서 자체를 형성하지 않아 워드라인 형성 공정시 스페이서 제거 공정에 의해 수직형 필러 상부에 형성되는 하드마스크층 패턴이 손실되는 현상을 방지할 수 있는데 그 목적이 있다.
넷째, 정션부 표면에 형성된 스페이서를 제거하지 않고 남겨 후속 워드라인 형성을 위한 텅스텐 에치백 공정시 에치백 타겟을 감소시킬 수 있는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 하드마스크층 패턴을 포함하는 수직형 필러를 형성하는 단계; 상기 하드마스크층 패턴, 상기 수 직형 필러 및 상기 반도체 기판 표면에 게이트 전극층을 형성하는 단계; 상기 게이트 전극층의 상부 및 측벽에 버퍼막을 형성하는 단계; 및 상기 버퍼막 및 상기 게이트 전극층을 식각하여 써라운드 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 수직형 필러 형성 단계는 상기 반도체 기판 상부에 하드마스크층을 형성하는 단계; 활성영역을 정의하는 마스크를 이용한 사진 식각 공정으로 상기 하드마스크층을 식각하여 상기 하드마스크층 패턴을 형성하는 단계; 및 상기 하드마스크층을 식각 마스크로 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 상부에 패드 산화막을 형성하는 단계를 더 포함하는 것과, 상기 하드마스크층은 질화막으로 형성하는 것과, 상기 수직형 필러 형성 단계 이후에 상기 수직형 필러, 상기 하드마스크층 패턴 및 상기 반도체 기판 표면에 게이트 절연막을 형성하는 단계를 더 포함하는 것과, 상기 게이트 절연막은 라디컬 산화법을 이용하여 실리콘 산화막(SiO2)으로 형성하는 것과, 상기 게이트 전극층은 티타늄 질화(TiN)막을 100~140Å의 두께로 형성하는 것을 특징으로 한다.
그리고, 상기 버퍼막은 산화막으로 형성하는 것과, 상기 버퍼막은 USG막으로 형성하는 것과, 상기 버퍼막은 상기 게이트 전극층 상측에서 300~400Å의 두께로 형성하는 것과, 상기 버퍼막 형성 단계 이후에 세정 공정을 수행하는 단계를 더 포함하는 것과, 상기 써라운드 게이트 형성 단계는 상기 게이트 전극층을 전면 식각 하는 단계 상기 게이트 전극층, 상기 버퍼막 및 상기 반도체 기판 상부에 절연막을 형성하는 단계; 상기 절연막을 선택 식각하는 단계; 및 상기 절연막 상측에 노출된 상기 게이트 전극층을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 게이트 전극층 전면 식각 단계 이후 상기 수직형 필러 사이의 상기 반도체 기판 내에 비트라인 불순물 영역을 형성하는 단계; 및 비트라인 마스크를 이용한 사진 식각 공정으로 상기 반도체 기판을 식각하여 매립 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 써라운드 게이트 형성 단계 이후 상기 하드마스크층 패턴 및 상기 수직형 필러 측벽에 스페이서를 형성하는 단계; 상기 스페이서, 상기 써라운드 게이트, 상기 하드마스크층 패턴 및 상기 반도체 기판 상부에 절연막을 형성하는 단계; 워드라인 마스크를 이용한 사진 식각 공정으로 상기 절연막을 식각하는 단계; 상기 절연막, 상기 써라운드 게이트 및 상기 스페이서 표면에 베리어 메탈층을 형성하는 단계; 상기 베리어 메탈층 상부에 워드라인을 형성하는 단계; 및 상기 워드라인 상측에 노출된 상기 베리어 메탈층을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 베리어 메탈층은 티타늄 질화(TiN)막으로 형성하는 것과, 상기 워드라인은 텅스텐(W)층으로 형성하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 게이트 전극층 상에 오버-행(Over-hang) 구조의 버퍼막을 형성하여 후 속 식각 공정시 하드마스크층 패턴 상부의 게이트 전극층이 계속 남아 하드마스크층의 역할을 수행하도록 함으로써 하드마스크층 패턴이 손실되는 현상을 방지하여 하드마스크층 패턴의 두께를 감소시킬 수 있고, 이에 따라 수직형 필러가 기울어지거나 쓰러지는 현상을 방지할 수 있는 효과를 제공한다.
둘째, 워드라인 형성 전에 정션부의 절연막을 한번의 식각 공정으로 식각하여 써라운드 게이트를 형성함으로써 채널 길이가 균일하게 형성될 수 있는 효과를 제공한다.
셋째, 써라운드 게이트 전극층 표면에 스페이서 자체를 형성하지 않아 워드라인 형성 공정시 스페이서 제거 공정에 의해 수직형 필러 상부에 형성되는 하드마스크층 패턴이 손실되는 현상을 방지할 수 있는 효과를 제공한다.
넷째, 정션부 표면에 형성된 스페이서를 제거하지 않고 남겨 후속 워드라인 형성을 위한 텅스텐 에치백 공정시 에치백 타겟을 감소시킬 수 있는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1 내지 도 16은 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도로서, 도 12 내지 도 16의 (a)는 비트라인과 수직한 방향으로 수직형 필러 상측에서 절단한 단면도이고, (b)는 워드라인과 수직한 방향으로 수직형 필러 상측에서 절단한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상부에 패드 산화막(102), 제 1 하드마스크층(104), 제 2 하드마스크층(106), 제 3 하드마스크층(108), 제 1 반사방지막(110) 및 제 1 감광막(112)을 형성한다. 여기서, 제 1 하드마스크층(104)은 질화막으로 형성하고, 제 2 하드마스크층(106)은 산화막으로 형성하며, 제 3 하드마스크층(108)은 비정질 탄소(amorphous Carbon)막으로 형성하는 것이 바람직하다.
도 2를 참조하면, 활성영역을 정의하는 마스크(미도시)로 제 1 감광막(112)을 노광 및 현상하여 제 1 감광막 패턴(미도시)을 형성한다. 그 다음, 제 1 감광막 패턴을 식각 마스크로 제 1 반사방지막(110), 제 3 하드마스크층(108), 제 2 하드마스크층(106), 제 1 하드마스크층(104) 및 패드 산화막(102)을 식각하여 제 3 하드마스크층 패턴(108a), 제 2 하드마스크층 패턴(106a), 제 1 하드마스크층 패턴(104a) 및 패드 산화막 패턴(102a)을 형성한다. 이어서, 제 1 감광막 패턴 및 제 1 반사방지막(110)을 제거한다.
도 3을 참조하면, 제 3 하드마스크층 패턴(108a), 제 2 하드마스크층 패턴(106a), 제 1 하드마스크층 패턴(104a) 및 패드 산화막 패턴(102a)을 식각 마스크로 반도체 기판(100)을 식각하여 수직형 필러(114)를 형성한다. 그 다음, 제 3 하드마스크층 패턴(108a) 및 제 2 하드마스크층 패턴(106a)을 제거한다. 이때, 수직형 필러(114)의 높이는 1800~2200Å으로 형성하는 것이 바람직하다.
도 4를 참조하면, 수직형 필러(114), 패드 산화막 패턴(102a) 및 제 1 하드마스크층 패턴(104a) 표면에 게이트 절연막(116)을 형성한다. 이때, 게이트 절연 막(116)은 라디컬 산화법을 이용하여 실리콘 산화막(SiO2)으로 형성하는 것이 바람직하다. 그 다음, 게이트 절연막(116) 표면에 게이트 전극층(118)을 형성한다. 여기서, 게이트 전극층(118)은 티타늄 질화(TiN)막을 100~140Å의 두께로 형성하는 것이 바람직하다.
도 5을 참조하면, 게이트 전극층(118)의 상부와 측벽을 덮는 오버-행(Over-hang) 구조의 버퍼막(120)을 형성한다. 여기서, 버퍼막(120)은 게이트 전극층(118) 상측에서 300~400Å의 두께로 형성하는 것이 바람직하다. 그리고, 버퍼막(120)은 산화막, 예컨대 USG(Undoped Silicate Glass)막으로 형성하는 것이 바람직하다.
도 6을 참조하면, 세정 공정을 진행하여 수직형 필러(114) 사이의 게이트 전극층(118) 저부에 일부 형성된 버퍼막(120)을 제거한다. 이어서, 수직형 필러(114) 사이에 노출된 게이트 전극층(118)을 전면 식각한다. 여기서, 게이트 전극층(118)에 대한 전면 식각 공정시 버퍼막(120)에 의해 제 1 하드마스크층 패턴(104a) 상측의 게이트 전극층(118)은 식각되지 않고 남게 된다. 따라서, 게이트 전극층(118)은 후속 써라운드 게이트 형성 공정 전까지 제 1 하드마스크층 패턴(104a)의 식각을 방지하는 하드마스크층의 역할을 수행하여 제 1 하드마스크층 패턴(104a)의 손실을 최소화할 수 있다. 그 다음, 게이트 전극층(118) 사이의 반도체 기판(100)에 불순물을 주입하여 비트라인 불순물 영역(122)을 형성한다.
도 7 및 도 8을 참조하면, 게이트 전극층(118) 및 게이트 절연막(116) 상부에 제 1 절연막(124)을 형성하고, 제 1 절연막(124)을 평탄화 식각한다. 여기서, 제 1 절연막(124)은 LPTEOS막, SOD막 및 LPTEOS막과 BPSG막의 적층구조 중 선택된 어느 하나로 형성하는 것이 바람직하다. 이는 후속 매립 비트라인(122a) 형성을 위한 식각 공정시 제 1 절연막(124)과 게이트 전극층(118) 간의 식각 선택비 차이로 인해 게이트 전극층(118)이 식각되는 현상을 방지하고, 게이트 전극층(118)이 산화되는 현상을 방지하기 위한 것이다.
그 다음, 제 1 절연막(124) 상부에 제 4 하드마스크층(126), 제 2 반사방지막(128) 및 제 2 감광막(미도시)을 형성한다. 그 다음. 비트라인 마스크(미도시)로 제 2 감광막을 노광 및 현상하여 제 2 감광막 패턴(130)을 형성한다. 이어서, 제 2 감광막 패턴(130)을 식각 마스크로 제 2 반사방지막(128), 제 4 하드마스크층(126), 제 1 절연막(124) 및 반도체 기판(100)을 식각하여 매립 비트라인(122a)을 형성한다.
도 9 및 도 10을 참조하면, 제 2 감광막 패턴(130), 제 2 반사방지막(128) 및 제 4 하드마스크층(126)을 제거한다. 그 다음, 제 1 절연막(124), 매립 비트라인(122a) 및 반도체 기판(100) 상부에 제 2 절연막(132)을 형성하고, 제 2 절연막(132)을 평탄화 식각한다. 여기서, 제 2 절연막(132)은 LPTEOS막, SOD막 및 LPTEOS막과 BPSG막의 적층구조 중 선택된 어느 하나로 형성하는 것이 바람직하다.
이어서, 제 2 절연막(132)을 전면 식각한다. 이때, 제 2 절연막(132)의 식각 깊이는 써라운드 게이트(134)의 크기에 따라 조절하며, 수직형 필러(114) 상측보다 낮도록 식각하는 것이 바람직하다. 그 다음, 제 2 절연막(132)의 상측에 노출된 게이트 전극층(118)을 식각하여 써라운드 게이트(118a)를 형성한다.
도 11 및 도 12를 참조하면, 게이트 절연막(116), 써라운드 게이트(118a) 및 제 2 절연막(132) 상부에 스페이서용 물질막(미도시)을 형성한다. 여기서, 스페이서용 물질막은 질화막으로 형성하는 것이 바람직하다. 그 다음, 스페이서용 물질막을 전면 식각하여 스페이서(134)를 형성한다. 그 다음, 스페이서(134) 및 제 2 절연막(132) 상부에 제 3 절연막(136)을 형성하고, 제 3 절연막(136)을 평탄화 식각한다.
이어서, 제 3 절연막(136) 상부에 제 5 하드마스크층(미도시), 제 3 반사방지막(미도시) 및 제 3 감광막(미도시)을 형성한다. 그 다음, 워드라인 마스크(미도시)로 제 3 감광막을 노광 및 현상하여 제 3 감광막 패턴(138)을 형성한다. 그 다음, 제 3 감광막 패턴(138)을 식각 마스크로 제 3 반사방지막 및 제 5 하드마스크층을 식각하여 제 3 반사방지막 패턴(140) 및 제 5 하드마스크층 패턴(142)을 형성한다.
도 13을 참조하면, 제 3 감광막 패턴(138), 제 3 반사방지막 패턴(140) 및 제 5 하드마스크층 패턴(142)을 식각 마스크로 제 3 절연막(136), 제 2 절연막(132) 및 제 1 절연막(124)을 선택 식각한다. 이때, 도 13의 (a)에 도시된 바와 같이, 워드라인 예정영역 상의 제 2 절연막(132) 및 제 1 절연막(124)은 써라운드 게이트(118a) 저부보다 높게 남도록 식각하는 것이 바람직하다. 여기서, 써라운드 게이트(118a) 측벽에 스페이서가 형성되어 있지 않기 때문에, 후속 워드라인 형성을 위해 스페이서를 제거하는 공정 자체가 필요없어 제 1 하드마스크층 패턴(104a)의 손실이 발생하지 않는다.
도 14를 참조하면, 제 3 감광막 패턴(138), 제 3 반사방지막 패턴(140) 및 제 5 하드마스크층 패턴(142)을 제거한다. 그 다음, 제 2 절연막(132), 제 1 절연막(124), 써라운드 게이트(118a), 스페이서(134), 게이트 절연막(116) 및 제 1 하드마스크층 패턴(104a) 표면에 베리어 메탈층(144)을 형성한다. 여기서, 베리어 메탈층(144)은 티타늄 질화(TiN)막으로 형성하는 것이 바람직하다. 그 다음, 베리어 메탈층(144) 상부에 도전층(미도시)을 형성하고, 도전층을 평탄화 식각한다. 여기서, 도전층은 텅스텐(W)으로 형성하는 것이 바람직하다. 그 다음, 도전층을 전면 식각하여 워드라인(146)을 형성한다.
이때, 스페이서(134)가 수직형 필러(114)의 정션부 측벽에 형성된 상태로 제거되지 않고 남아있기 때문에, 도전층의 전면 식각 공정시 도전층이 써라운드 게이트(118a) 상측보다 낮게 남도록 식각할 필요가 없다. 따라서, 도전층의 식각 타겟을 후속 공정에서 수직형 필러(114) 상측과 접촉되는 랜딩플러그 콘택이 워드라인(146)과 쇼트가 발생하지 않을 만큼의 수준으로 하면 되기 때문에 도전층의 식각 깊이를 낮출 수 있게 된다. 이 경우, 도전층에 발생한 공극(seam)이 식각 가스에 노출되는 시간이 적어져 공극이 더 커지는 것을 방지할 수 있다. 따라서, 워드라인의 저항이 증가되는 현상을 방지할 수 있다. 또한, 후속 공정에서 형성될 랜딩플러그 콘택의 정렬 마진을 스페이서(134)의 두께만큼 더 확보할 수 있다.
도 15 및 도 16을 참조하면, 워드라인(146) 상측에 노출된 베리어 메탈층(144)을 식각한다. 이때, 스페이서(134)를 제거할 필요가 없어 스페이서(134) 제거 공정에 의한 제 1 하드마스크층 패턴(104a)의 손실이 발생하지 않는다. 그 다 음, 전체 표면 상부에 제 4 절연막(148)을 형성하고, 제 1 하드마스크층 패턴(104a)이 노출될 때까지 제 4 절연막(148)을 평탄화 식각한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1 내지 도 16은 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
Claims (16)
- 반도체 기판 상에 하드마스크층 패턴을 포함하는 수직형 필러를 형성하는 단계;상기 하드마스크층 패턴, 상기 수직형 필러 및 상기 반도체 기판 표면에 게이트 전극층을 형성하는 단계;상기 게이트 전극층의 상부 및 측벽에 버퍼막을 형성하는 단계; 및상기 버퍼막 및 상기 게이트 전극층을 식각하여 써라운드 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 수직형 필러 형성 단계는상기 반도체 기판 상부에 하드마스크층을 형성하는 단계;활성영역을 정의하는 마스크를 이용한 사진 식각 공정으로 상기 하드마스크층을 식각하여 상기 하드마스크층 패턴을 형성하는 단계; 및상기 하드마스크층을 식각 마스크로 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 반도체 기판 상부에 패드 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 하드마스크층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 수직형 필러 형성 단계 이후에 상기 수직형 필러, 상기 하드마스크층 패턴 및 상기 반도체 기판 표면에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 게이트 절연막은 라디컬 산화법을 이용하여 실리콘 산화막(SiO2)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극층은 티타늄 질화(TiN)막을 100~140Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 버퍼막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 버퍼막은 USG막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 버퍼막은 상기 게이트 전극층 상측에서 300~400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 버퍼막 형성 단계 이후에 세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 써라운드 게이트 형성 단계는상기 게이트 전극층을 전면 식각하는 단계상기 게이트 전극층, 상기 버퍼막 및 상기 반도체 기판 상부에 절연막을 형성하는 단계;상기 절연막을 선택 식각하는 단계; 및상기 절연막 상측에 노출된 상기 게이트 전극층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서, 상기 게이트 전극층 전면 식각 단계 이후상기 수직형 필러 사이의 상기 반도체 기판 내에 비트라인 불순물 영역을 형성하는 단계; 및비트라인 마스크를 이용한 사진 식각 공정으로 상기 반도체 기판을 식각하여 매립 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 써라운드 게이트 형성 단계 이후상기 하드마스크층 패턴 및 상기 수직형 필러 측벽에 스페이서를 형성하는 단계;상기 스페이서, 상기 써라운드 게이트, 상기 하드마스크층 패턴 및 상기 반도체 기판 상부에 절연막을 형성하는 단계;워드라인 마스크를 이용한 사진 식각 공정으로 상기 절연막을 식각하는 단계;상기 절연막, 상기 써라운드 게이트 및 상기 스페이서 표면에 베리어 메탈층을 형성하는 단계;상기 베리어 메탈층 상부에 워드라인을 형성하는 단계; 및상기 워드라인 상측에 노출된 상기 베리어 메탈층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 14 항에 있어서, 상기 베리어 메탈층은 티타늄 질화(TiN)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 14 항에 있어서, 상기 워드라인은 텅스텐(W)층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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