KR100965045B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 셀 영역의 접합 영역을 노출시키는 제1 콘택홀을 형성하는 단계, 상기 제1 콘택홀 내부에 제1 콘택 플러그를 형성하는 단계, 상기 제1 콘택 플러그의 가장 폭이 넓은 부분이 노출되도록 상기 층간 절연막의 상부를 식각하는 단계, 상기 층간 절연막을 식각하여 주변 회로 영역의 접합 영역을 노출시키는 제2 콘택홀을 형성하는 단계, 상기 제2 콘택홀이 채워지도록 상기 제1 콘택 플러그 및 상기 층간 절연막 상에 제2 금속층을 형성하는 단계 및 상기 층간 절연막 상부의 상기 제2 금속층 및 상기 제1 콘택 플러그의 노출된 부분을 제거하여 상기 제2 콘택홀 내부에 제2 콘택 플러그를 형성하는 단계를 포함한다.
드레인 콘택 플러그, 브릿지, 보우잉(Bowing), 식각 선택비, 에치백, CMP

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 인접한 드레인 콘택 플러그(Drain Contact Plug) 간에 브릿지(bridge) 발생을 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
낸드 플래시 소자의 셀 어레이(Cell Array)는 다수의 셀 블록을 포함하며, 각각의 셀 블록은 일반 플래시 소자와 달리 셀 어레이가 스트링(String)으로 구분되어 동작하고 있다. 이러한 특성상 스트링의 양 끝단에 비트라인(Bit Line)으로 연결되는 드레인 콘택(Drain Contact)과 글로벌 그라운드(Global Ground)를 위한 소스 콘택(Source Contact)이 위치하게 되며, 이들 콘택은 스트링 제어를 위한 셀렉트 트랜지스터(Select Transistor)의 정션과 연결된다.
일반적인 플래시 소자의 드레인 콘택 플러그 형성 공정을 간략히 설명한다. 반도체 기판에는 소오스 셀렉트 트랜지스터, 다수의 메모리 셀 및 드레인 셀렉트 트랜지스터를 포함하는 다수의 스트링 구조가 형성된다. 이어서, 소정의 공정을 통해 소오스 콘택 플러그(Source Contact Plug)를 형성하고 이들 상부에 층간 절연막 을 형성한 후 드레인 셀렉트 트랜지스터의 드레인이 노출되도록 콘택홀을 형성한다. 그런 다음, 콘택홀을 포함하는 층간 절연막 상에 텅스텐(W)을 증착한 후 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화하여 콘택홀을 채우는 드레인 콘택 플러그(Drain Contact Plug)를 형성한다.
상기의 공정에서 드레인 콘택홀을 형성할 때 식각해야할 절연막의 두께가 너무 두꺼워 콘택홀의 중간 깊이의 폭이 넓어지는 보우잉(Bowing) 현상이 발생된다. 보우잉 현상이 심해지면 콘택홀이 연결되어 이들 내부에 형성되는 콘택 플러그가 서로 연결될 수 있다. 이러한 문제점을 해결하기 위해, 콘택홀을 포함한 층간 절연막 상에 드레인 콘택 플러그를 형성하기 위한 금속층(예를 들어, 텅스텐층)을 형성한 후 보우잉이 발생된 깊이까지 금속층과 층간 절연막을 식각 공정으로 함께 제거한다. 이때, 식각 공정은 화학적 기계적 연마 공정(CMP)으로 실시할 수 있다.
하지만, 콘택 플러그 형성을 위해 텅스텐(W) CMP 공정을 진행할 경우, CMP 공정 시 산화막(Oxide) 대비 텅스텐(W)이 약 50~80배 빠르게 연마됨에 따라 산화막의 제거가 용이하지 않기 때문에 드레인 콘택홀 상부에 형성된 보우잉 발생 부분을 효과적으로 제거할 수 없다. 이로 인해, CMP 진행 후 드레인 콘택홀과 드레인 콘택홀을 격리시키는 산화막의 폭(Width)이 작아져 드레인 콘택 플러그 간 브릿지(Bridge)가 발생되어 소자의 공정 수율 및 신뢰성이 저하된다.
본 발명은 콘택홀 형성 시에 발생된 보우잉(Bowing) 형상을 효과적으로 제거하여 인접한 드레인 콘택 플러그(Drain Contact Plug) 간에 브릿지(bridge) 발생을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하여 셀 영역의 접합 영역을 노출시키는 제1 콘택홀을 형성하는 단계, 제1 콘택홀 내부에 제1 콘택 플러그를 형성하는 단계, 제1 콘택 플러그의 가장 폭이 넓은 부분이 노출되도록 층간 절연막의 상부를 식각하는 단계, 층간 절연막을 식각하여 주변 회로 영역의 접합 영역을 노출시키는 제2 콘택홀을 형성하는 단계, 제2 콘택홀이 채워지도록 제1 콘택 플러그 및 층간 절연막 상에 제2 금속층을 형성하는 단계 및 층간 절연막 상부의 제2 금속층 및 제1 콘택 플러그의 노출된 부분을 제거하여 제2 콘택홀 내부에 제2 콘택 플러그를 형성하는 단계를 포함한다.
상기에서, 제1 콘택 플러그 및 제2 콘택 플러그는 텅스텐(W)으로 형성된다.
제1 콘택 플러그를 형성하는 단계는, 제1 콘택홀의 일부가 채워지도록 제1 콘택홀을 포함한 층간 절연막 상에 제1 배리어 금속층을 형성하는 단계, 제1 콘택홀이 채워지도록 제1 배리어 금속층 상에 제1 금속층을 형성하는 단계 및 2단계의 에치백(etchback) 공정으로 층간 절연막 상에 형성된 제1 배리어 금속층 및 제1 금속층을 제거하는 단계를 더욱 포함한다.
제1 금속층은 텅스텐(W)으로 형성되고, 제1 배리어 금속층은 Ti/TiN으로 형성된다.
에치백 공정의 1단계에서는 층간 절연막 상에 형성된 제1 금속층을 제거하고, 후속으로 에치백 공정의 2단계에서는 층간 절연막 상에 형성된 제1 배리어 금속층을 제거한다.
에치백 공정의 1단계는 식각 가스로 SF6 및 N2 가스를 사용하며, SF6 가스의 유량을 N2 가스의 유량보다 8~12배 많게 주입한다. 에치백 공정의 2단계는 식각 가스로 Cl2 및 BCl3 가스를 사용하며, Cl2 가스의 유량을 BCl3 가스의 유량보다 10~12배 많게 주입한다.
층간 절연막의 상부를 식각하는 단계는 제1 콘택 플러그보다 층간 절연막에 대해 높은 식각 선택비를 갖는 식각 레시피를 이용한 블랭킷 에치백(blanket etchback) 공정으로 실시된다. 블랭킷 에치백 공정은 CxFy(단, 4≤x≤5, 6≤y≤8)/Ar/O2 가스의 조합을 이용한 혼합 가스를 사용한다.
제1 콘택 플러그의 노출된 부분을 제거하는 단계는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시된다.
제1 콘택 플러그의 노출된 부분 제거 시, 층간 절연막을 층간 절연막의 표면으로부터 500 내지 1000Å의 깊이로 연마하는 것을 더욱 수행한다.
본 발명은 다음과 같은 효과가 있다.
첫째, 층간 절연막 상부를 식각하여 콘택홀 형성 시에 발생된 보우잉(Bowing) 형상을 노출시킨 후 후속한 금속배선 콘택 플러그 형성을 위한 CMP 공정으로 보우잉 형상을 효과적으로 제거하여 콘택홀과 콘택홀 사이의 브릿지 마진을 개선하여 인접한 드레인 콘택 플러그 간에 브릿지(bridge) 발생을 방지할 수 있다.
둘째, 금속배선 콘택 플러그 형성을 위한 CMP 공정 시 층간 절연막의 상부를 함께 연마할 경우 보우잉 형상을 제거함과 동시에 홀과 홀을 격리시키는 층간 절연막의 폭을 더욱 증가시켜 인접한 드레인 콘택 플러그 간에 브릿지 발생을 원천적으로 억제할 수 있고, 층간 절연막에 잔존할 수 있는 금속 잔류물 제거를 통해 인접한 드레인 콘택 플러그 간 브릿지 발생을 억제할 수 있다.
셋째, 인접한 드레인 콘택 플러그 간 브릿지 발생 억제를 통해 공정 수율 및 소자의 신뢰성을 향상시킬 수 있다.
넷째, 고가의 슬러리(Slurry)를 이용하는 CMP 공정을 기존의 2회에서 1회로 줄여 제조 비용을 절감할 수 있다.
다섯째, 신규 장비의 투자 없이 드레인 콘택 플러그 간에 브릿지 마진을 효과적으로 개선하여 제조 원가 증가 없이 안정적인 공정 진행이 가능하다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한 다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 1a를 참조하면, 반도체 기판(100)의 셀 영역에 소오스 셀렉트 트랜지스터, 다수의 메모리 셀 및 드레인 셀렉트 트랜지스터를 포함하는 다수의 스트링 구조(드레인 셀렉트 트랜지스터의 드레인만 도시됨; 101a)를 형성한다. 한편, 주변 회로 영역에는 트랜지스터의 접합 영역(101b)을 형성한다. 이어서, 도면에는 도시되어 있지 않지만, 소오스 셀렉트 트랜지스터의 소오스 상에 소오스 콘택 플러그(Source Contact Plug)를 형성하기 위한 공정을 실시한다. 이어서, 반도체 기판(100) 상에는 버퍼 산화막(102), 질화막(104) 및 산화막(106)의 적층 구조를 갖는 층간 절연막(108)을 형성한다. 산화막(106)은 산화막 계열의 물질이면 모두 적용 가능하며, 예를 들어 SOG(Spin On Glass), BPSG(Boron-Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 및 USG(Undoped Silicate Galss), PSG(Phosphorus Silicate Glass) 중에서 선택되는 어느 하나로 형성될 수 있다.
그런 다음, 층간 절연막(108)의 일부 영역을 식각하여 드레인 영역(101a)을 노출시키는 제1 콘택홀(110)을 형성한다. 여기서, 제1 콘택홀(110)은 드레인 콘택 홀이 된다. 한편, 식각 과정에서 제1 콘택홀(110)을 형성하기 위해 식각되는 층간 절연막(108)의 두께가 두꺼워 제1 콘택홀(110)의 종횡비가 증가함에 따라 제1 콘택홀(110)의 상부에서 폭이 넓어지는 보우잉(Bowing) 형상(A)을 갖게 된다.
도 1b를 참조하면, 보우잉 형상(A)을 갖는 제1 콘택홀(110)의 일부가 채워지도록 제1 콘택홀(110)을 포함한 층간 절연막(108) 상에 제1 배리어 금속층(112)을 형성한다. 이때, 제1 배리어 금속층(112)은 Ti/TiN의 적층막으로 형성하는 것이 바람직하다.
이어서, 제1 콘택홀(110)이 채워지도록 제1 콘택홀(110)을 포함한 제1 배리어 금속층(112) 상에 제1 금속층(114)을 형성한다. 이때, 제1 금속층(112)은 콘택 저항(Rc)을 향상시키기 위하여 텅스텐(W)으로 형성하는 것이 바람직하다.
도 1c를 참조하면, 층간 절연막(108) 상부의 제1 금속층(도 1b의 114) 및 제1 배리어 금속층(112)을 제거하기 위한 식각 공정을 실시한다. 여기서, 식각 공정은 건식 식각(dry etch) 공정으로 실시하며, 바람직하게 건식 식각 공정은 에치백(etchback) 공정으로 실시할 수 있다.
이때, 에치백 공정은 2단계로 나누어 적용하며, 1단계에서 층간 절연막(108) 상부의 제1 금속층(도 1b의 114)을 제거하고, 후속으로 2단계에서 층간 절연막(108) 상부의 제1 배리어 금속층(112)을 제거한다.
구체적으로, 에치백 공정의 1단계에서는 식각 가스로 SF6 및 N2 가스를 사용하며, 이때 SF6 가스의 유량을 N2 가스의 유량보다 8~12배 많게 주입하여 제1 금속 층(도 1b의 114)의 식각 비(etch rate)를 제1 배리어 금속층(112)의 식각 비보다 약 4~6배 빠르게 하여 층간 절연막(108) 상부의 제1 금속층(도 1b의 114)을 제거한다.
또한, 에치백 공정의 2단계에서는 식각 가스로 Cl2 및 BCl3 가스를 사용하며, 이때 Cl2 가스의 유량을 BCl3 가스의 유량보다 약 10~12배 많게 주입하여 제1 배리어 금속층(112)의 식각 비를 제1 금속층(도 1b의 114)의 식각 비보다 약 3~5배 빠르게 하여 제1 콘택홀(110) 내부에 형성된 제1 금속층(112)의 손실(loss)을 최소화하며 층간 절연막(108) 상부의 제1 배리어 금속층(112)을 제거한다.
이로써, 제1 금속층(114) 및 제1 배리어 금속층(112)의 수평부는 제거되고, 수평부에 비해 두껍게 형성된 수직부가 남아 제1 콘택홀(110) 내부에만 제1 금속층(114) 및 제1 배리어 금속층(112)이 잔류된다. 이때, 잔류된 제1 금속층(114)으로 이루어진 드레인 콘택 플러그(114a)가 형성된다. 그러나, 제1 콘택홀(110)의 보우잉 형상(A)에 의해 이 부분에서 드레인 콘택 플러그(114a) 간의 간격이 좁아지며, 심한 경우 브릿지(bridge)가 발생될 수 있다.
도 1d를 참조하면, 제1 콘택홀(110)의 가장 폭이 넓은 부분인 보우잉 형상(A)이 발생된 깊이까지 층간 절연막(108)을 식각한다. 여기서, 식각 공정은 건식 식각 공정으로 실시하며, 바람직하게 건식 식각 공정은 블랭킷 에치백(blanket etchback) 공정으로 실시할 수 있다.
이때, 블랭킷 에치백 공정은 드레인 콘택 플러그(114a) 및 제1 배리어 금속 층(112)을 식각하지 않으면서 층간 절연막(108)의 산화막(106)만을 선택적으로 식각하기 위하여 드레인 콘택 플러그(114a) 및 제1 배리어 금속층(112)보다 층간 절연막(108)에 대해 식각 선택비가 높은 식각 레시피(recipe)를 이용하여 실시한다. 특히, 블랭킷 에치백 공정은 층간 절연막(108) 중 산화막(106)의 일부만을 선택적으로 식각하기 위하여 드레인 콘택 플러그(114a) 및 제1 배리어 금속층(112)보다 산화막(106)에 대해 식각 선택비가 높은 식각 레시피를 이용하여 실시하는 것이 바람직하다.
본 발명의 일 실시예에서는 드레인 콘택 플러그(114a)를 텅스텐막으로 형성하고, 제1 배리어 금속층(112)을 Ti/TiN의 적층막으로 형성하므로, 블랭킷 에치백 공정은 텅스텐막 및 Ti/TiN막보다 산화막에 대해 식각 선택비가 높은 식각 레시피를 이용하여 실시한다. 이를 위하여, 블랭킷 에치백 공정은 식각 가스로 CxFy(단, 4≤x≤5, 6≤y≤8)/Ar/O2 가스의 조합을 이용한 혼합 가스를 사용한다.
그 결과, 블랭킷 에치백 공정에 의해 층간 절연막(108) 중 산화막(106)의 상부가 선택적으로 식각되어 드레인 콘택 플러그(114a) 중 가장 폭이 넓은 부분(즉, 보우잉 형상(A))이 노출된다.
도 1e를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 반도체 기판(100)에 형성된 주변 회로 영역의 접합 영역(101b)에 대응되는 층간 절연막(108)을 식각한다. 여기서, 마스크로는 포토레지스트 패턴이 이용될 수 있으며, 이 경우 포토레지스트 패턴은 드레인 콘택 플러그(114a) 및 층간 절연막(108) 상에 포토레 지스트를 도포하여 포토레지스트막(미도시)을 형성한 후 기 설계된 마스크를 이용한 노광 및 현상으로 주변 회로 영역의 접합 영역(101b)에 대응되는 층간 절연막(108)이 노출되도록 패터닝하여 형성할 수 있다.
이로써, 식각 공정에 의해 주변 회로 영역의 접합 영역(101b)을 노출시키는 제2 콘택홀(116)이 형성된다. 여기서, 제2 콘택홀(116)은 금속배선용 콘택홀이 된다. 이후, 포토레지스트 패턴을 제거한다.
도 1f를 참조하면, 제2 콘택홀(116)의 일부가 채워지도록 제2 콘택홀(116)을 포함한 층간 절연막(108) 및 드레인 콘택 플러그(114a) 상에 제2 배리어 금속층(118)을 형성한다. 이때, 제2 배리어 금속층(118)은 Ti/TiN의 적층막으로 형성하는 것이 바람직하다.
이어서, 제2 콘택홀(116)이 채워지도록 제2 콘택홀(116)을 포함한 제2 배리어 금속층(118) 상에 제2 금속층(120)을 형성한다. 이때, 제2 금속층(120)은 텅스텐(W)으로 형성할 수 있다.
도 1g를 참조하면, 층간 절연막(108) 상부의 제2 금속층(도 1f의 120), 드레인 콘택 플러그(도 1f의 114a) 및 제1 및 제2 배리어 금속층(도 1f의 112, 118)을 제거하기 위한 식각 공정을 실시한다.
이때, 식각 공정은 평탄화 식각 공정, 예를들어 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. CMP 공정은 층간 절연막(108)을 연마 정지막으로 사용하여 층간 절연막(108)의 표면이 노출되는 시점까지 제2 금속층(도 1f의 120), 드레인 콘택 플러그(도 1f의 114a) 및 제1 및 제2 배리어 금속층(도 1f의 112, 118)을 연마하여 제거한다.
그 결과, 제1 콘택홀(110) 형성 시 발생되어 후속한 공정에서 노출된 보우잉 형상(도 1f의 A)이 완전히 제거된다. 또한, 제2 콘택홀(116) 내부에만 제2 배리어 금속층(118) 및 제2 금속층(도 1f의 120)이 잔류된다. 이때, 제2 금속층(도 1f의 120)으로 이루어지는 금속배선 콘택 플러그(120a)가 형성된다.
도 1h를 참조하면, 도 1f를 형성한 다음 층간 절연막(108) 상부의 제2 금속층(도 1f의 120), 드레인 콘택 플러그(도 1f의 114a) 및 제1 및 제2 배리어 금속층(도 1f의 112, 118)을 제거하기 위한 식각 공정을 실시한다.
이때, 식각 공정은 평탄화 식각 공정, 예를들어 CMP 공정으로 실시할 수 있다. 특히, CMP 공정은 층간 절연막(108)을 연마 정지막으로 사용하되, 드레인 콘택 플러그(114a) 간에 브릿지 마진(bridge margin)을 확보하기 위하여 층간 절연막(108) 표면으로부터 500 내지 1000Å의 깊이까지 제2 금속층(도 1f의 120), 드레인 콘택 플러그(도 1f의 114a) 및 제1 및 제2 배리어 금속층(도 1f의 112, 118)을 연마한다. 한편, CMP 공정 시 층간 절연막(108)의 일부를 식각할 경우에는 최종적으로 형성하고자 하는 목표 드레인 콘택 플러그(114a) 또는 금속배선 콘택 플러그(120a)의 높이를 고려하여 층간 절연막(108)의 식각 타겟(etch target)을 결정하도록 한다.
이로써, 제1 콘택홀(110) 형성 시 발생되어 후속한 공정에서 노출된 보우잉 형상(도 1f의 A)이 완전히 제거된다. 또한, 제2 콘택홀(116) 내부에 제2 배리어 금속층(118) 및 제2 금속층(도 1f의 120)이 잔류된다. 이때, 제2 금속층(도 1f의 120)으로 이루어지는 금속배선 콘택 플러그(120a)가 형성된다.
이렇듯, 본 발명의 일 실시예에 따르면 에치백 공정으로 드레인 콘택 플러그를 형성한 후 층간 절연막의 상부를 선택적으로 식각하여 콘택홀 형성 시에 발생된 보우잉 형상을 노출시킨다. 그런 다음, 후속한 금속배선 콘택 플러그 형성을 위한 CMP 공정으로 층간 절연막 상부의 금속층과 드레인 콘택 플러그의 노출된 부분을 제거하여 보우잉 형상을 제거한다.
이 경우, CMP 공정 시 금속층과 드레인 콘택 플러그 간에 연마율 차이가 작아 보우잉 형상을 효과적으로 제거할 수 있다. 따라서, 종래의 공정 마진 부족에 의해 발생하는 홀과 홀의 브릿지 마진을 개선하여 홀과 홀을 격리시키는 층간 절연막의 폭(width)을 증가시켜 인접한 드레인 콘택 플러그 간에 브릿지 발생을 방지할 수 있고, 이를 통해 공정 수율 및 소자의 신뢰성을 향상시킬 수 있다.
특히, 도 1h에서와 같이 금속배선 콘택 플러그 형성을 위한 CMP 공정 시 층간 절연막의 일부도 함께 연마하여 제거할 경우에는 보우잉 형상을 효과적으로 제거함과 동시에 도 1g에서보다 홀과 홀을 격리시키는 층간 절연막의 폭을 더욱 증가시켜 인접한 드레인 콘택 플러그 간에 브릿지 발생을 원천적으로 억제할 수 있다. 또한, 층간 절연막에 잔존할 수 있는 금속 잔류물 제거를 통해 인접한 드레인 콘택 플러그 간 브릿지 발생을 억제할 수 있다.
더욱이, 고가의 슬러리(Slurry)를 이용하는 CMP 공정을 기존의 2회에서 1회로 줄여 제조 비용을 절감할 수 있고, 신규 장비의 투자 없이 드레인 콘택 플러그 간에 브릿지 마진을 효과적으로 개선하여 제조 원가 증가 없이 안정적인 공정 진행 을 가능하게 한다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 101a : 드레인 셀렉트 트랜지스터의 드레인 영역
101b : 주변 회로 영역의 접합 영역 108 : 층간 절연막
110 : 제1 콘택홀 112 : 제1 배리어 금속층
114 : 제1 금속층 114a : 드레인 콘택 플러그
116 : 제2 콘택홀 118 : 제2 배리어 금속층
120 : 제2 금속층 120a : 금속배선 콘택 플러그

Claims (12)

  1. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 셀 영역의 접합 영역을 노출시키는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀 내부에 제1 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그의 가장 폭이 넓은 부분까지 노출되도록 상기 층간 절연막의 상부를 식각하는 단계;
    상기 층간 절연막을 식각하여 주변 회로 영역의 접합 영역을 노출시키는 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀이 채워지도록 상기 제1 콘택 플러그 및 상기 층간 절연막 상에 제2 금속층을 형성하는 단계; 및
    상기 층간 절연막 상부의 상기 제2 금속층 및 상기 제2 금속층 하부의 제1 콘택 플러그를 상기 제1 콘택 플러그의 가장 폭이 넓은 부분의 위치까지 제거하여 상기 제2 콘택홀 내부에 제2 콘택 플러그를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 콘택 플러그 및 상기 제2 콘택 플러그는 텅스텐(W)으로 형성되는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 제1 콘택 플러그를 형성하는 단계는,
    상기 제1 콘택홀의 일부가 채워지도록 상기 제1 콘택홀을 포함한 상기 층간 절연막 상에 제1 배리어 금속층을 형성하는 단계;
    상기 제1 콘택홀이 채워지도록 상기 제1 배리어 금속층 상에 제1 금속층을 형성하는 단계; 및
    2단계의 에치백 공정으로 상기 층간 절연막 상에 형성된 상기 제1 배리어 금속층 및 상기 제1 금속층을 제거하는 단계를 더욱 포함하는 플래시 메모리 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제1 금속층은 텅스텐(W)으로 형성되는 플래시 메모리 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 제1 배리어 금속층은 Ti/TiN으로 형성되는 플래시 메모리 소자의 제조 방법.
  6. 제 3 항에 있어서,
    상기 에치백 공정의 1단계에서는 상기 층간 절연막 상에 형성된 상기 제1 금속층을 제거하고, 후속으로 상기 에치백 공정의 2단계에서는 상기 층간 절연막 상 에 형성된 상기 제1 배리어 금속층을 제거하는 플래시 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 에치백 공정의 1단계는 식각 가스로 SF6 및 N2 가스를 사용하며, 상기 SF6 가스의 유량을 상기 N2 가스의 유량보다 8~12배 많게 주입하는 플래시 메모리 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 에치백 공정의 2단계는 식각 가스로 Cl2 및 BCl3 가스를 사용하며, 상기 Cl2 가스의 유량을 상기 BCl3 가스의 유량보다 10~12배 많게 주입하는 플래시 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 층간 절연막의 상부를 식각하는 단계는 상기 제1 콘택 플러그보다 상기 층간 절연막에 대해 높은 식각 선택비를 갖는 식각 레시피를 이용한 블랭킷 에치백 공정으로 실시되는 플래시 메모리 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 블랭킷 에치백 공정은 CxFy(단, 4≤x≤5, 6≤y≤8)/Ar/O2 가스의 조합을 이용한 혼합 가스를 사용하는 플래시 메모리 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제1 콘택 플러그의 노출된 부분을 제거하는 단계는 화학적 기계적 연마(CMP) 공정으로 실시되는 플래시 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서, 상기 제1 콘택 플러그의 노출된 부분 제거 시,
    상기 층간 절연막을 상기 층간 절연막의 표면으로부터 500 내지 1000Å의 깊이로 연마하는 것을 더욱 수행하는 플래시 메모리 소자의 제조 방법.
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