JPH09162292A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 深さの異なる複数の被コンタクト領域に対す
るコンタクトの形成を、効率よく高信頼性で行うことが
できる半導体装置の製造方法を提供する。 【解決手段】 周辺領域２の深い位置の被コンタクト領
域（半導体基板１１）に接続するプラグ層（タングステ
ン層１０５）を予め形成した上で、周辺領域２に平坦化
層（Ｐ−ＴＥＯＳ層１０６）を形成して平坦化する。こ
の後、このプラグ層（タングステン層１０５）およびセ
ル領域１のポリシリコン層１３に達するコンタクトホー
ル１０８，１０９を一括して形成し、これらのコンタク
トホールをバリアメタル層１１０およびタングステン層
１１１で埋め込む。深い位置の被コンタクト領域に対す
るコンタクト形成が高信頼性で可能となる。周辺領域２
のコンタクトホール１０３とコンタクトホール１０９と
がずれたとしても、このずれ部分にエッチングによって
溝が形成されるのをシリコンナイトライド層１０１によ
って防止できる。
るコンタクトの形成を、効率よく高信頼性で行うことが
できる半導体装置の製造方法を提供する。 【解決手段】 周辺領域２の深い位置の被コンタクト領
域（半導体基板１１）に接続するプラグ層（タングステ
ン層１０５）を予め形成した上で、周辺領域２に平坦化
層（Ｐ−ＴＥＯＳ層１０６）を形成して平坦化する。こ
の後、このプラグ層（タングステン層１０５）およびセ
ル領域１のポリシリコン層１３に達するコンタクトホー
ル１０８，１０９を一括して形成し、これらのコンタク
トホールをバリアメタル層１１０およびタングステン層
１１１で埋め込む。深い位置の被コンタクト領域に対す
るコンタクト形成が高信頼性で可能となる。周辺領域２
のコンタクトホール１０３とコンタクトホール１０９と
がずれたとしても、このずれ部分にエッチングによって
溝が形成されるのをシリコンナイトライド層１０１によ
って防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は異なる深さに複数の
被コンタクト領域を有する半導体装置の製造方法に関す
る。
被コンタクト領域を有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年、デザインルールの縮小に伴い、リ
ソグラフィ工程におけるＤＯＦ（焦点深度）マージンの
低下がますます重要な問題になってきているが、このリ
ソグラフィ工程におけるＤＯＦマージンに余裕をもたせ
るため、下地層のグローバルな平坦化が要求されてい
る。ところが、例えばＤＲＡＭ(Dynamic Random Access
Memory)の場合のように、セル領域と周辺領域との間で
ポリシリコン（多結晶）配線層が異なる場合には、グロ
ーバルな平坦化を行うことによって、両領域におけるコ
ンタクトホールの深さが異なってくる。例えば、０．２
５μｍというデザインルールの下では、周辺領域におけ
る基板コンタクトホールのアスペクト比（深さ／径）が
４以上になる可能性がある。この場合、セル領域と周辺
領域との間では、コンタクトホールの深さが１μｍ程度
異なることも考えられる。したがって、同一工程で両領
域のコンタクトホールに導電性のプラグ層を埋め込むこ
とはますます困難になってきている。以下、図４，図５
を参照して従来の半導体装置の製造方法の要部を説明す
る。
ソグラフィ工程におけるＤＯＦ（焦点深度）マージンの
低下がますます重要な問題になってきているが、このリ
ソグラフィ工程におけるＤＯＦマージンに余裕をもたせ
るため、下地層のグローバルな平坦化が要求されてい
る。ところが、例えばＤＲＡＭ(Dynamic Random Access
Memory)の場合のように、セル領域と周辺領域との間で
ポリシリコン（多結晶）配線層が異なる場合には、グロ
ーバルな平坦化を行うことによって、両領域におけるコ
ンタクトホールの深さが異なってくる。例えば、０．２
５μｍというデザインルールの下では、周辺領域におけ
る基板コンタクトホールのアスペクト比（深さ／径）が
４以上になる可能性がある。この場合、セル領域と周辺
領域との間では、コンタクトホールの深さが１μｍ程度
異なることも考えられる。したがって、同一工程で両領
域のコンタクトホールに導電性のプラグ層を埋め込むこ
とはますます困難になってきている。以下、図４，図５
を参照して従来の半導体装置の製造方法の要部を説明す
る。
【０００３】図４（ａ）に示したように、ＰまたはＮ型
の半導体基板１１上には、表面が段差形状となっている
シリコン酸化膜等の絶縁層１２が形成されている。より
高い領域の絶縁層１２の中層には、配線層であるポリシ
リコン層１３が形成されている。ここで、図４（ｂ）に
示したように、絶縁層１２の全面を覆うように、シリコ
ン酸化膜等の層間絶縁膜１４を３００ｎｍ程度の膜厚に
形成した後、図４（ｃ）に示したように、化学的機械研
磨法（ＣＭＰ法）等によって全面を研磨して平坦化す
る。続いて、図５（ａ）に示したように、リソグラフィ
工程によりコンタクトホール形成用パターンを有するフ
ォトレジスト１５を全面に形成した後、これをマスクと
して異方性エッチングを行い、絶縁層１２および元の低
い領域の半導体基板１１に達するコンタクトホール１
６，１７を一括して形成する。このとき、同図からわか
るように表面からポリシリコン層１３および半導体基板
１１までの深さが異なるので、深い方のコンタクトホー
ル１７が下地層（半導体基板１１）に達するようにエッ
チングを行うと、浅い方のコンタクトホール１６の下地
層（ポリシリコン層１３）が削られる結果となる。
の半導体基板１１上には、表面が段差形状となっている
シリコン酸化膜等の絶縁層１２が形成されている。より
高い領域の絶縁層１２の中層には、配線層であるポリシ
リコン層１３が形成されている。ここで、図４（ｂ）に
示したように、絶縁層１２の全面を覆うように、シリコ
ン酸化膜等の層間絶縁膜１４を３００ｎｍ程度の膜厚に
形成した後、図４（ｃ）に示したように、化学的機械研
磨法（ＣＭＰ法）等によって全面を研磨して平坦化す
る。続いて、図５（ａ）に示したように、リソグラフィ
工程によりコンタクトホール形成用パターンを有するフ
ォトレジスト１５を全面に形成した後、これをマスクと
して異方性エッチングを行い、絶縁層１２および元の低
い領域の半導体基板１１に達するコンタクトホール１
６，１７を一括して形成する。このとき、同図からわか
るように表面からポリシリコン層１３および半導体基板
１１までの深さが異なるので、深い方のコンタクトホー
ル１７が下地層（半導体基板１１）に達するようにエッ
チングを行うと、浅い方のコンタクトホール１６の下地
層（ポリシリコン層１３）が削られる結果となる。
【０００４】次に、図５（ｂ）に示したように、フォト
レジスト１５を除去した後、２つのコンタクトホール１
６，１７をＢＬＫ−Ｗ−ＣＶＤ（ブラケット−タングス
テン−ケミカル・ヴェィパー・デポジション）法を用い
て埋め込む。すなわち、密着性を良好にするためのバリ
アメタル層１８と導電層であるタングステン層１９とを
形成した後全面エッチバックを行い、２つのコンタクト
ホール１６，１７の部分以外のバリアメタル層１８とタ
ングステン層１９とを除去する。このとき、コンタクト
ホール１７では、アスペクト比があまりに大きいことか
ら、タングステン層１９の内部にボイド（空隙）２０が
形成される。
レジスト１５を除去した後、２つのコンタクトホール１
６，１７をＢＬＫ−Ｗ−ＣＶＤ（ブラケット−タングス
テン−ケミカル・ヴェィパー・デポジション）法を用い
て埋め込む。すなわち、密着性を良好にするためのバリ
アメタル層１８と導電層であるタングステン層１９とを
形成した後全面エッチバックを行い、２つのコンタクト
ホール１６，１７の部分以外のバリアメタル層１８とタ
ングステン層１９とを除去する。このとき、コンタクト
ホール１７では、アスペクト比があまりに大きいことか
ら、タングステン層１９の内部にボイド（空隙）２０が
形成される。
【０００５】
【発明が解決しようとする課題】このように、従来の方
法では、浅深混在したコンタクトホールを一括して形成
すると、浅い方のコンタクトホール１６の下地層（ポリ
シリコン層１３）が削られ、最悪の場合には下地層を突
き抜けてしまうおそれも考えられる。このため、下地層
を十分厚くする必要があり、これにより絶縁層１２の段
差の大きさが一層拡大するという問題があった。
法では、浅深混在したコンタクトホールを一括して形成
すると、浅い方のコンタクトホール１６の下地層（ポリ
シリコン層１３）が削られ、最悪の場合には下地層を突
き抜けてしまうおそれも考えられる。このため、下地層
を十分厚くする必要があり、これにより絶縁層１２の段
差の大きさが一層拡大するという問題があった。
【０００６】また、図５（ｂ）に示したように、深い方
のコンタクトホール１７の深部においてはバリアメタル
層１８が十分に形成されず、しかもタングステン層１９
の内部にボイド２０が形成されるので、配線の信頼性を
十分に確保することができないという問題もあった。
のコンタクトホール１７の深部においてはバリアメタル
層１８が十分に形成されず、しかもタングステン層１９
の内部にボイド２０が形成されるので、配線の信頼性を
十分に確保することができないという問題もあった。
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、深さの異なる複数の被コンタクト領
域に対して同時に信頼性の高いコンタクトを形成するこ
とができる半導体装置の製造方法を提供することにあ
る。
ので、その課題は、深さの異なる複数の被コンタクト領
域に対して同時に信頼性の高いコンタクトを形成するこ
とができる半導体装置の製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、異なる深さに複数の被コンタクト領域
を有する半導体装置の製造方法であって、前記複数の被
コンタクト領域を覆って段差形状を呈する絶縁層のうち
のより低い方の領域に、その下層に形成された深い被コ
ンタクト領域に接続する導電性のプラグ層を選択的に形
成する工程と、前記絶縁層のうちのより低い方の領域に
平坦化層を形成して全面を平坦化する工程と、前記プラ
グ層および他の浅い被コンタクト領域に達するコンタク
トホールを選択的に一括形成する工程とを含んでいる。
置の製造方法は、異なる深さに複数の被コンタクト領域
を有する半導体装置の製造方法であって、前記複数の被
コンタクト領域を覆って段差形状を呈する絶縁層のうち
のより低い方の領域に、その下層に形成された深い被コ
ンタクト領域に接続する導電性のプラグ層を選択的に形
成する工程と、前記絶縁層のうちのより低い方の領域に
平坦化層を形成して全面を平坦化する工程と、前記プラ
グ層および他の浅い被コンタクト領域に達するコンタク
トホールを選択的に一括形成する工程とを含んでいる。
【０００９】請求項２記載の半導体装置の製造方法は、
異なる深さに複数の被コンタクト領域を有する半導体装
置の製造方法であって、前記複数の被コンタクト領域を
覆って段差形状を呈する絶縁層の上層にエッチング阻止
層を形成する工程と、前記段差形状を呈する絶縁層のう
ちのより低い領域に、その下層に形成された深い被コン
タクト領域に接続する導電性のプラグ層を選択的に形成
する工程と、前記絶縁層のうちのより低い領域に平坦化
層を形成して全面を平坦化する工程と、前記プラグ層お
よび他の浅い被コンタクト領域に達するコンタクトホー
ルを選択的に一括形成する工程とを含んでいる。
異なる深さに複数の被コンタクト領域を有する半導体装
置の製造方法であって、前記複数の被コンタクト領域を
覆って段差形状を呈する絶縁層の上層にエッチング阻止
層を形成する工程と、前記段差形状を呈する絶縁層のう
ちのより低い領域に、その下層に形成された深い被コン
タクト領域に接続する導電性のプラグ層を選択的に形成
する工程と、前記絶縁層のうちのより低い領域に平坦化
層を形成して全面を平坦化する工程と、前記プラグ層お
よび他の浅い被コンタクト領域に達するコンタクトホー
ルを選択的に一括形成する工程とを含んでいる。
【００１０】請求項３記載の半導体装置の製造方法は、
請求項２記載の半導体装置の製造方法において、前記全
面を平坦化する工程が、全面に平坦化層を形成する工程
と、全面を化学的機械研磨法で研磨して平坦化する工程
とを含むものである。
請求項２記載の半導体装置の製造方法において、前記全
面を平坦化する工程が、全面に平坦化層を形成する工程
と、全面を化学的機械研磨法で研磨して平坦化する工程
とを含むものである。
【００１１】請求項１記載の半導体装置の製造方法で
は、低い領域の被コンタクト領域と接続する導電性のプ
ラグ層が絶縁層に形成された後、この低い領域に平坦化
層が形成されて全面が平坦化される。そして、この後、
プラグ層および他の被コンタクト領域に達するコンタク
トホールが一括して形成される。
は、低い領域の被コンタクト領域と接続する導電性のプ
ラグ層が絶縁層に形成された後、この低い領域に平坦化
層が形成されて全面が平坦化される。そして、この後、
プラグ層および他の被コンタクト領域に達するコンタク
トホールが一括して形成される。
【００１２】請求項２記載の半導体装置の製造方法で
は、段差形状を呈する絶縁層の上層にエッチング阻止層
が形成された後、低い領域の被コンタクト領域と接続す
る導電性のプラグ層がエッチング阻止層および絶縁層を
貫通して形成され、さらに、この低い領域に平坦化層が
形成されて全面が平坦化される。そして、この後、プラ
グ層および他の被コンタクト領域に達するコンタクトホ
ールが一括して形成される。
は、段差形状を呈する絶縁層の上層にエッチング阻止層
が形成された後、低い領域の被コンタクト領域と接続す
る導電性のプラグ層がエッチング阻止層および絶縁層を
貫通して形成され、さらに、この低い領域に平坦化層が
形成されて全面が平坦化される。そして、この後、プラ
グ層および他の被コンタクト領域に達するコンタクトホ
ールが一括して形成される。
【００１３】請求項３記載の半導体装置の製造方法で
は、全面の平坦化工程は化学的機械研磨法を用いて行わ
れる。
は、全面の平坦化工程は化学的機械研磨法を用いて行わ
れる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１〜図３は本発明の実施の一形態に係る
半導体装置の製造方法の要部を表すものである。なお、
例えばＤＲＡＭのように、セル領域と周辺領域に深さの
異なるコンタクトを形成する場合について説明するもの
とし、従来例（図４，図５）と同一構成要素には同一符
号を付す。
半導体装置の製造方法の要部を表すものである。なお、
例えばＤＲＡＭのように、セル領域と周辺領域に深さの
異なるコンタクトを形成する場合について説明するもの
とし、従来例（図４，図５）と同一構成要素には同一符
号を付す。
【００１６】まず図１（ａ）に示したように、Ｐまたは
Ｎ型の半導体基板１１上に、シリコン酸化膜等の絶縁層
を形成後、セル領域１に配線層であるポリシリコン層１
３を形成し、さらに全面にシリコン酸化膜等の絶縁層を
形成して、絶縁層１２を形成する。この状態で、基板表
面には段差が形成され、セル領域１が高く、周辺領域２
が低くなっている。
Ｎ型の半導体基板１１上に、シリコン酸化膜等の絶縁層
を形成後、セル領域１に配線層であるポリシリコン層１
３を形成し、さらに全面にシリコン酸化膜等の絶縁層を
形成して、絶縁層１２を形成する。この状態で、基板表
面には段差が形成され、セル領域１が高く、周辺領域２
が低くなっている。
【００１７】次に、同図に示したように、全面にエッチ
ング阻止層としてのシリコンナイトライド（Ｓｉ3 Ｎ4
等）層１０１を１００ｎｍ程度の膜厚に形成する。
ング阻止層としてのシリコンナイトライド（Ｓｉ3 Ｎ4
等）層１０１を１００ｎｍ程度の膜厚に形成する。
【００１８】次に、図１（ｂ）に示したように、リソグ
ラフィ工程によりコンタクトホール形成用パターンを有
するフォトレジスト１０２を全面に形成した後、これを
マスクとして異方性エッチングを行い、図１（ｃ）に示
したように、周辺領域２における絶縁層１２に半導体基
板１１に達するコンタクトホール１０３を形成する。そ
して、フォトレジスト１０２を除去した後、ＢＬＫ−Ｗ
−ＣＶＤ法を用いて、コンタクトホール１０３をバリア
メタル層１０４およびタングステン層１０５で埋め込
む。具体的には、膜厚３０ｎｍのチタン層と膜厚７０ｎ
ｍのチタンナイトライド層とをスパッタ法により全面に
積層して密着性を良好にするためのバリアメタル層１０
４を形成した後、ＣＶＤ法によりタングステン層１０５
を全面に６００ｎｍの膜厚に形成し、さらに、全面エッ
チバックを行うことにより、コンタクトホール１０３内
以外のバリアメタル層１０４とタングステン層１０５と
を除去する。
ラフィ工程によりコンタクトホール形成用パターンを有
するフォトレジスト１０２を全面に形成した後、これを
マスクとして異方性エッチングを行い、図１（ｃ）に示
したように、周辺領域２における絶縁層１２に半導体基
板１１に達するコンタクトホール１０３を形成する。そ
して、フォトレジスト１０２を除去した後、ＢＬＫ−Ｗ
−ＣＶＤ法を用いて、コンタクトホール１０３をバリア
メタル層１０４およびタングステン層１０５で埋め込
む。具体的には、膜厚３０ｎｍのチタン層と膜厚７０ｎ
ｍのチタンナイトライド層とをスパッタ法により全面に
積層して密着性を良好にするためのバリアメタル層１０
４を形成した後、ＣＶＤ法によりタングステン層１０５
を全面に６００ｎｍの膜厚に形成し、さらに、全面エッ
チバックを行うことにより、コンタクトホール１０３内
以外のバリアメタル層１０４とタングステン層１０５と
を除去する。
【００１９】このとき、コンタクトホール１０３のアス
ペクト比は従来法による場合比べて小さいので、コンタ
クトホールの内壁面および底面に十分にバリアメタル層
１０４を形成することができると共に、従来法で問題と
なっていたボイドが生じることはなく、コンタクトホー
ル内はタングステン層１０５によって完全に埋め尽くさ
れる。
ペクト比は従来法による場合比べて小さいので、コンタ
クトホールの内壁面および底面に十分にバリアメタル層
１０４を形成することができると共に、従来法で問題と
なっていたボイドが生じることはなく、コンタクトホー
ル内はタングステン層１０５によって完全に埋め尽くさ
れる。
【００２０】次に、図２（ａ）に示したように、ＣＶＤ
法により、Ｐ−ＴＥＯＳ（プラズマ−テトラ・エチル・
オルソシリケート）層１０６を１．５μｍ程度の膜厚に
形成する。
法により、Ｐ−ＴＥＯＳ（プラズマ−テトラ・エチル・
オルソシリケート）層１０６を１．５μｍ程度の膜厚に
形成する。
【００２１】次に、図２（ｂ）に示したように、ＣＭＰ
法を用いて、セル領域１のシリコンナイトライド層１０
１が除去されるまで全面を研磨して平坦化する。なお、
このＣＭＰ法は、研磨材を溶媒（水等）に懸濁させると
共に、溶媒自身に研磨対象物を化学的にエッチングする
能力をもたせ、研磨布等を用いて研磨処理を行うもの
で、従来より主としてシリコンウェハの鏡面研磨に用い
られていた方法である。ＣＭＰ法における化学研磨の要
素としては、用いる溶媒の種類、ｐＨおよび組成等があ
り、機械研磨の要素としては、研磨剤の種類、濃度、研
磨布、研磨材の圧力およびキャリア（ウェハ）の回転速
度等があるが、本実施の形態においては、例えば、研磨
材圧力１４０ｇ／ｃｍ2 、ウェハ回転速度３０ｒｐｍと
いう条件の下で、スラリー（研磨液）供給量を適正に調
整してＣＭＰ研磨を行う。また、スラリーとしては、例
えば、シリカ粒子および水酸化カリウム（ＫＯＨ）を主
成分とし、ｐＨを適正に調整したものを使用する。但
し、ここで示した条件に限定されることはなく、必要に
応じ適切な条件を選択することが可能である。
法を用いて、セル領域１のシリコンナイトライド層１０
１が除去されるまで全面を研磨して平坦化する。なお、
このＣＭＰ法は、研磨材を溶媒（水等）に懸濁させると
共に、溶媒自身に研磨対象物を化学的にエッチングする
能力をもたせ、研磨布等を用いて研磨処理を行うもの
で、従来より主としてシリコンウェハの鏡面研磨に用い
られていた方法である。ＣＭＰ法における化学研磨の要
素としては、用いる溶媒の種類、ｐＨおよび組成等があ
り、機械研磨の要素としては、研磨剤の種類、濃度、研
磨布、研磨材の圧力およびキャリア（ウェハ）の回転速
度等があるが、本実施の形態においては、例えば、研磨
材圧力１４０ｇ／ｃｍ2 、ウェハ回転速度３０ｒｐｍと
いう条件の下で、スラリー（研磨液）供給量を適正に調
整してＣＭＰ研磨を行う。また、スラリーとしては、例
えば、シリカ粒子および水酸化カリウム（ＫＯＨ）を主
成分とし、ｐＨを適正に調整したものを使用する。但
し、ここで示した条件に限定されることはなく、必要に
応じ適切な条件を選択することが可能である。
【００２２】続いて、図２（ｃ）に示したように、リソ
グラフィ工程によりセル領域１および周辺領域２の双方
のコンタクトホール形成用パターンを有するフォトレジ
スト１０７を全面に形成した後、これをマスクとして異
方性エッチングを行い、セル領域１の絶縁層１２にポリ
シリコン層１３に達するコンタクトホール１０８を形成
すると同時に、周辺領域２にタングステン層１０５に達
するコンタクトホール１０９を形成する。
グラフィ工程によりセル領域１および周辺領域２の双方
のコンタクトホール形成用パターンを有するフォトレジ
スト１０７を全面に形成した後、これをマスクとして異
方性エッチングを行い、セル領域１の絶縁層１２にポリ
シリコン層１３に達するコンタクトホール１０８を形成
すると同時に、周辺領域２にタングステン層１０５に達
するコンタクトホール１０９を形成する。
【００２３】このとき、同図からわかるように、表面か
らポリシリコン層１３およびタングステン層１０５まで
の深さはほぼ同じになっているので、双方のコンタクト
ホールの形成はほぼ同時に終了し、従来方法のように一
方の下地層（ポリシリコン層１３）が削られてなくなる
ということがなく、ポリシリコンの薄膜化が可能であ
る。また、周辺領域２にはエッチング阻止層としてのシ
リコンナイトライド層１０１が形成されているので、た
とえ下層のコンタクトホール１０３と上層のコンタクト
ホール１０９との間に合わせずれが生じていたとして
も、そのずれ部分がエッチングにより削られて溝が生ず
るという不都合がない。このため、下層のコンタクトホ
ール１０３を上層のコンタクトホール１０９よりも大き
く形成する必要がなく、高集積化を図る上で都合がよ
い。
らポリシリコン層１３およびタングステン層１０５まで
の深さはほぼ同じになっているので、双方のコンタクト
ホールの形成はほぼ同時に終了し、従来方法のように一
方の下地層（ポリシリコン層１３）が削られてなくなる
ということがなく、ポリシリコンの薄膜化が可能であ
る。また、周辺領域２にはエッチング阻止層としてのシ
リコンナイトライド層１０１が形成されているので、た
とえ下層のコンタクトホール１０３と上層のコンタクト
ホール１０９との間に合わせずれが生じていたとして
も、そのずれ部分がエッチングにより削られて溝が生ず
るという不都合がない。このため、下層のコンタクトホ
ール１０３を上層のコンタクトホール１０９よりも大き
く形成する必要がなく、高集積化を図る上で都合がよ
い。
【００２４】次に、図３に示したように、フォトレジス
ト１０７を除去した後、上記図１（ｃ）と同様にして、
２つのコンタクトホール１０８，１０９をＢＬＫ−Ｗ−
ＣＶＤ法を用いてバリアメタル層１１０およびタングス
テン層１１で埋め込む。すなわち、膜厚３０ｎｍのチタ
ン層と膜厚７０ｎｍのチタンナイトライド層とをスパッ
タ法により全面に積層して密着性を良好にするためのバ
リアメタル層１１０を形成した後、ＣＶＤ法によりタン
グステン層１１１を全面に６００ｎｍの膜厚に形成し、
さらに、全面エッチバックを行うことによりコンタクト
ホール１０８，１０９内以外のバリアメタル層１１０と
タングステン層１１１とを除去する。
ト１０７を除去した後、上記図１（ｃ）と同様にして、
２つのコンタクトホール１０８，１０９をＢＬＫ−Ｗ−
ＣＶＤ法を用いてバリアメタル層１１０およびタングス
テン層１１で埋め込む。すなわち、膜厚３０ｎｍのチタ
ン層と膜厚７０ｎｍのチタンナイトライド層とをスパッ
タ法により全面に積層して密着性を良好にするためのバ
リアメタル層１１０を形成した後、ＣＶＤ法によりタン
グステン層１１１を全面に６００ｎｍの膜厚に形成し、
さらに、全面エッチバックを行うことによりコンタクト
ホール１０８，１０９内以外のバリアメタル層１１０と
タングステン層１１１とを除去する。
【００２５】このとき、コンタクトホール１０３の形成
の場合と同様に、周辺領域２のコンタクトホール１０９
のアスペクト比は小さいので、コンタクトホール１０９
の内壁面および底面に十分にバリアメタル層１１０を形
成することができると共に、ボイドが生じることはな
く、コンタクトホール１０９内はタングステン層１１１
によって完全に埋め尽くされる。
の場合と同様に、周辺領域２のコンタクトホール１０９
のアスペクト比は小さいので、コンタクトホール１０９
の内壁面および底面に十分にバリアメタル層１１０を形
成することができると共に、ボイドが生じることはな
く、コンタクトホール１０９内はタングステン層１１１
によって完全に埋め尽くされる。
【００２６】このように、本実施の形態では、周辺領域
２の深い位置の被コンタクト領域（半導体基板１１）に
接続するプラグ層（タングステン層１０５）を予め形成
し、このプラグ層およびセル領域１のポリシリコン層１
３に対して同時にコンタクトホールを形成するようにし
ているので、深い位置の被コンタクト領域に対するコン
タクト形成を高い信頼性で行うことができ、コンタクト
の歩留りも改善される。また、周辺領域２の下層のコン
タクトホール１０３に対してコンタクトホール１０９が
ずれたとしても、このずれ部分にエッチングによって溝
が形成されるのをシリコンナイトライド層１０１によっ
て防ぐことができる。
２の深い位置の被コンタクト領域（半導体基板１１）に
接続するプラグ層（タングステン層１０５）を予め形成
し、このプラグ層およびセル領域１のポリシリコン層１
３に対して同時にコンタクトホールを形成するようにし
ているので、深い位置の被コンタクト領域に対するコン
タクト形成を高い信頼性で行うことができ、コンタクト
の歩留りも改善される。また、周辺領域２の下層のコン
タクトホール１０３に対してコンタクトホール１０９が
ずれたとしても、このずれ部分にエッチングによって溝
が形成されるのをシリコンナイトライド層１０１によっ
て防ぐことができる。
【００２７】なお、本実施の形態では、ＤＲＡＭの場合
を例に説明したが、これに限定されることはなく、本発
明を他の半導体装置にも適用できるのはもちろんであ
る。
を例に説明したが、これに限定されることはなく、本発
明を他の半導体装置にも適用できるのはもちろんであ
る。
【００２８】
【発明の効果】以上説明したように、請求項１記載の半
導体装置の製造方法によれば、低い領域の深い被コンタ
クト領域と接続する導電性のプラグ層を絶縁層に形成し
た後、この低い領域に平坦化層を形成して全面を平坦化
し、この後、プラグ層および他の浅い被コンタクト領域
に達するコンタクトホールを一括して形成するようにし
たので、深い被コンタクト領域に対するコンタクトホー
ルの形成時に浅いコンタクトホールの下地層が削られる
という事態を回避できると共に、深い被コンタクト領域
へのプラグ層の埋め込みを良好に行うこきができ、高信
頼性のコンタクト形成が可能となる。
導体装置の製造方法によれば、低い領域の深い被コンタ
クト領域と接続する導電性のプラグ層を絶縁層に形成し
た後、この低い領域に平坦化層を形成して全面を平坦化
し、この後、プラグ層および他の浅い被コンタクト領域
に達するコンタクトホールを一括して形成するようにし
たので、深い被コンタクト領域に対するコンタクトホー
ルの形成時に浅いコンタクトホールの下地層が削られる
という事態を回避できると共に、深い被コンタクト領域
へのプラグ層の埋め込みを良好に行うこきができ、高信
頼性のコンタクト形成が可能となる。
【００２９】請求項２記載の半導体装置の製造方法で
は、段差形状を呈する絶縁層の上層にエッチング阻止層
を形成した後、低い領域の被コンタクト領域と接続する
導電性のプラグ層をエッチング阻止層および絶縁層を貫
通して形成し、さらに、この低い領域に平坦化層を形成
して全面を平坦化した後、プラグ層および他の浅い被コ
ンタクト領域に達するコンタクトホールを一括して形成
するようにしたので、導電性のプラグ層に達するように
形成されたコンタクトホールがそのプラグ層とずれて形
成されたとしても、そのずれ部分にエッチング溝が生ず
ることがエッチング阻止層によって阻止され、より高信
頼性のコンタクト形成が可能となる。
は、段差形状を呈する絶縁層の上層にエッチング阻止層
を形成した後、低い領域の被コンタクト領域と接続する
導電性のプラグ層をエッチング阻止層および絶縁層を貫
通して形成し、さらに、この低い領域に平坦化層を形成
して全面を平坦化した後、プラグ層および他の浅い被コ
ンタクト領域に達するコンタクトホールを一括して形成
するようにしたので、導電性のプラグ層に達するように
形成されたコンタクトホールがそのプラグ層とずれて形
成されたとしても、そのずれ部分にエッチング溝が生ず
ることがエッチング阻止層によって阻止され、より高信
頼性のコンタクト形成が可能となる。
【図１】本発明の実施の一形態に係る半導体装置の製造
方法の工程の一部を表す縦断面図である。
方法の工程の一部を表す縦断面図である。
【図２】図１に続く工程を表す縦断面図である。
【図３】図２に続く工程を表す縦断面図である。
【図４】従来の半導体装置の製造方法の工程の一部を表
す縦断面図である。
す縦断面図である。
【図５】図４に続く工程図である。
１ セル領域 ２ 周辺領域 １１ 半導体基板（被コンタクト領域） １２ 絶縁層 １３ ポリシリコン層（被コンタクト領域） １０１ シリコンナイトライド層（エッチング阻止層） １０３，１０８，１０９ コンタクトホール １０４，１１０ バリアメタル層 １０５ タングステン層（導電性のプラグ層） １１１ タングステン層 １０６ Ｐ−ＴＥＯＳ層（平坦化層）
Claims (3)
- 【請求項１】 異なる深さに複数の被コンタクト領域を
有する半導体装置の製造方法であって、 前記複数の被コンタクト領域を覆って段差形状を呈する
絶縁層のうちのより低い領域に、その下層に形成された
深い被コンタクト領域に接続する導電性のプラグ層を選
択的に形成する工程と、 前記絶縁層のうちのより低い領域に平坦化層を形成して
全面を平坦化する工程と、 前記プラグ層および他の浅い被コンタクト領域に達する
コンタクトホールを選択的に一括形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 異なる深さに複数の被コンタクト領域を
有する半導体装置の製造方法であって、 前記複数の被コンタクト領域を覆って段差形状を呈する
絶縁層の上層にエッチング阻止層を形成する工程と、 前記段差形状を呈する絶縁層のうちのより低い方の領域
に、その下層に形成された深い被コンタクト領域に接続
する導電性のプラグ層を選択的に形成する工程と、 前記絶縁層のうちのより低い方の領域に平坦化層を形成
して全面を平坦化する工程と、 前記プラグ層および他の浅い被コンタクト領域に達する
コンタクトホールを選択的に一括形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記全面を平坦化する工程は、 全面に平坦化層を形成する工程と、 全面を化学的機械研磨法で研磨して平坦化する工程とを
含むことを特徴とする請求項２記載の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34618395A JP3344615B2 (ja) | 1995-12-12 | 1995-12-12 | 半導体装置の製造方法 |
| US08/762,778 US5869392A (en) | 1995-12-12 | 1996-12-10 | Method of fabricating a semiconductor device including a plurality of contact regions disposed at different depths |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34618395A JP3344615B2 (ja) | 1995-12-12 | 1995-12-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162292A true JPH09162292A (ja) | 1997-06-20 |
| JP3344615B2 JP3344615B2 (ja) | 2002-11-11 |
Family
ID=18381677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34618395A Expired - Fee Related JP3344615B2 (ja) | 1995-12-12 | 1995-12-12 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5869392A (ja) |
| JP (1) | JP3344615B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990003923A (ko) * | 1997-06-26 | 1999-01-15 | 김영환 | 반도체 장치의 금속막 형성 방법 |
| KR100519515B1 (ko) * | 1999-07-02 | 2005-10-07 | 주식회사 하이닉스반도체 | 반도체장치의 비트라인 형성 방법 |
| JP2009071276A (ja) * | 2007-09-10 | 2009-04-02 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグ形成方法 |
| KR100965045B1 (ko) * | 2007-04-06 | 2010-06-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100270963B1 (ko) * | 1998-09-22 | 2000-11-01 | 윤종용 | 머지드 디램 앤 로직 및 그 제조방법 |
| JP2000188332A (ja) * | 1998-12-22 | 2000-07-04 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US6599836B1 (en) | 1999-04-09 | 2003-07-29 | Micron Technology, Inc. | Planarizing solutions, planarizing machines and methods for mechanical or chemical-mechanical planarization of microelectronic-device substrate assemblies |
| US6407000B1 (en) * | 1999-04-09 | 2002-06-18 | Micron Technology, Inc. | Method and apparatuses for making and using bi-modal abrasive slurries for mechanical and chemical-mechanical planarization of microelectronic-device substrate assemblies |
| US6419554B2 (en) * | 1999-06-24 | 2002-07-16 | Micron Technology, Inc. | Fixed abrasive chemical-mechanical planarization of titanium nitride |
| TW429579B (en) * | 1999-08-23 | 2001-04-11 | Taiwan Semiconductor Mfg | Manufacturing method of inter-layer dielectric |
| JP2002043256A (ja) * | 2000-07-27 | 2002-02-08 | Hitachi Ltd | 半導体ウエハ平坦化加工方法及び平坦化加工装置 |
| US6872329B2 (en) * | 2000-07-28 | 2005-03-29 | Applied Materials, Inc. | Chemical mechanical polishing composition and process |
| US6570207B2 (en) | 2000-12-13 | 2003-05-27 | International Business Machines Corporation | Structure and method for creating vertical capacitor and anti-fuse in DRAM process employing vertical array device cell complex |
| KR100416587B1 (ko) * | 2000-12-22 | 2004-02-05 | 삼성전자주식회사 | 씨엠피 연마액 |
| US6620676B2 (en) * | 2001-06-29 | 2003-09-16 | International Business Machines Corporation | Structure and methods for process integration in vertical DRAM cell fabrication |
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| US7098128B2 (en) * | 2004-09-01 | 2006-08-29 | Micron Technology, Inc. | Method for filling electrically different features |
| US7485910B2 (en) * | 2005-04-08 | 2009-02-03 | International Business Machines Corporation | Simplified vertical array device DRAM/eDRAM integration: method and structure |
| US20090159947A1 (en) * | 2007-12-19 | 2009-06-25 | International Business Machines Corporation | SIMPLIFIED VERTICAL ARRAY DEVICE DRAM/eDRAM INTEGRATION |
| US10283496B2 (en) | 2016-06-30 | 2019-05-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit filler and method thereof |
| CN111223411B (zh) * | 2019-12-11 | 2022-04-05 | 京东方科技集团股份有限公司 | 一种用于微型led显示面板的基板及其制造方法 |
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| US4996167A (en) * | 1990-06-29 | 1991-02-26 | At&T Bell Laboratories | Method of making electrical contacts to gate structures in integrated circuits |
| JP3123092B2 (ja) * | 1991-03-06 | 2001-01-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH05152449A (ja) * | 1991-11-27 | 1993-06-18 | Sharp Corp | 半導体装置の製造方法 |
| JPH06104343A (ja) * | 1992-09-17 | 1994-04-15 | Ricoh Co Ltd | 半導体装置及び半導体製造方法 |
| US5244837A (en) * | 1993-03-19 | 1993-09-14 | Micron Semiconductor, Inc. | Semiconductor electrical interconnection methods |
| US5286675A (en) * | 1993-04-14 | 1994-02-15 | Industrial Technology Research Institute | Blanket tungsten etchback process using disposable spin-on-glass |
| KR970007831B1 (ko) * | 1993-12-21 | 1997-05-17 | 현대전자산업 주식회사 | 금속선과 콘택 플러그의 동시 형성방법 |
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-
1995
- 1995-12-12 JP JP34618395A patent/JP3344615B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-10 US US08/762,778 patent/US5869392A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3344615B2 (ja) | 2002-11-11 |
| US5869392A (en) | 1999-02-09 |
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