KR100333393B1 - 에스오아이 웨이퍼 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 85
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 85
- 239000010703 silicon Substances 0.000 claims abstract description 85
- 238000000034 method Methods 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000005498 polishing Methods 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims abstract description 36
- 230000008569 process Effects 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 238000000227 grinding Methods 0.000 claims abstract description 12
- 238000007517 polishing process Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 239000002002 slurry Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000002776 aggregation Effects 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims description 2
- 239000002245 particle Substances 0.000 claims description 2
- 239000003381 stabilizer Substances 0.000 claims description 2
- 238000005054 agglomeration Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 26
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체층의 두께 균일도를 향상시킬 수 있는 에스오아이(SOI) 웨이퍼 제조방법을 개시하며, 개시된 본 발명의 에스오아이 웨이퍼 제조방법은, 베이스 기판과 실리콘 기판을 매몰산화막의 개재하에 본딩시키는 단계; 상기 실리콘 기판의 일부 두께를 연삭하는 단계; 상기 매몰산화막을 식각 정지층으로 하는 식각 공정으로 상기 실리콘 기판을 식각하여 일정 간격으로 이격 배치되는 실리콘 패턴들을 형성하는 단계; 상기 실리콘 패턴 및 매몰산화막 상에 제1산화막과 유동성을 갖는 제2산화막을 차례로 증착하는 단계; 상기 제2 및 제1산화막을 포함한 실리콘 패턴들의 높이가 서로 유사하게 되도록, 상기 제2 및 제1산화막과 실리콘 패턴을 산화막과 실리콘막간의 연마 선택비가 유사한 비선택적 연마 공정으로 1차 연마하는 단계; 및 상기 1차 연마된 제2 및 제1산화막과 실리콘 패턴의 일부를 2차 연마하여, 잔류된 실리콘 패턴으로 이루어지는 반도체층과, 상기 반도체층들 사이에 배치되면서 잔류된 제1 및 제2산화막으로 이루어지는 소자분리막을 형성하는 단계를 포함한다.
Description
본 발명은 에스오아이(SOI) 웨이퍼 제조방법에 관한 것으로, 보다 상세하게는, 반도체층의 두께 균일도를 향상시킬 수 있는 에스오아이 웨이퍼 제조방법에 관한 것이다.
반도체 소자의 고집적화 및 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 웨이퍼을 대신하여 에스오아이(SOI : Silicon On Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. SOI 웨이퍼는 지지 수단인 베이스 기판과 소자가 형성될 반도체층 사이에 매몰산화막이 개재된 구조로서, 이러한 SOI 웨이퍼 상에 형성된 반도체 소자는 완전한 소자 분리와 기생 용량의 감소로 인하여, 고속 동작이 가능한 장점을 갖는다.
SOI 웨이퍼를 제조하기 위한 방법으로서는, 종래에는 산소 이온주입을 이용하는 SIMOX(seperation by implanted oxygen)법과 두장의 실리콘 기판을 매몰산화막의 개재하에 본딩시키는 본딩법이 이용되고 있다. 그런데, SIMOX법을 이용한 SOI 웨이퍼 제조방법은 소자가 형성될 반도체층의 두께 조절이 어렵고, 또한, 제조 시간이 길다는 단점이 있기 때문에, 최근에는 본딩법을 이용한 SOI 웨이퍼 제조방법이 주로 이용되고 있다.
본딩법을 이용한 SOI 웨이퍼 제조방법을 간략하게 설명하면, 우선, 지지 수단인 베이스 기판, 또는, 반도체층을 얻기 위한 실리콘 기판 중에서 어느 하나의 기판에 매몰산화막을 형성하고, 이어서, 매몰산화막의 개재하에 베이스 기판과 실리콘 기판을 본딩시킨다. 그런다음, 실리콘 기판 후면의 일부 두께를 공지된 기술인 연삭(grinding) 공정과, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 제거하여, 소자가 형성될 반도체층을 얻는다.
한편, 상기와 같은 본딩법을 이용한 SOI 웨이퍼 제조방법에 있어서는, CMP공정시에 연마정지층이 없기 때문에, 원하는 두께의 반도체층을 얻는데, 곤란함이 있었다. 따라서, 이러한 문제를 해결하기 위하여, 실리콘 기판 내에 트렌치형 소자분리막을 구비시키고, 이후, 연삭 공정과 상기 트렌치형 소자분리막을 연마정지층으로 하는 CMP 공정을 수행함으로써, 원하는 두께의 반도체층이 얻어지도록 하는 방법이 제안되었다.
도 1a 내지 도 1c는 종래 기술에 따른 본딩법을 이용한 SOI 웨이퍼 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 벌크 실리콘으로 이루어진 실리콘 기판(1)을 마련하고, 상기 실리콘 기판(1)의 일측 표면에 소정 깊이의 트렌치(2)를 형성한다. 그런다음, 상기 트렌치(2)가 매립되도록, 상기 실리콘 기판(1)의 일측 표면 상에 산화막을 증착하고, 상기 산화막에 대한 CMP 공정을 수행하여 트렌치형의 소자분리막(3)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 트렌치형 소자분리막(2)이 형성된 실리콘 기판(1)의 일측 표면 상에 본딩 매개체인 제1산화막(4)을 형성하고, 상기 실리콘 기판(1)과 일측 표면 상에 제2산화막(6)이 형성된 베이스 기판(5)을 상기 제1산화막(4)과 제2산화막(6)이 접촉되도록 본딩시킨다. 여기서, 제1 및 제2산화막(4, 6)은 실리콘 기판(1)과 베이스 기판(5)간의 본딩 특성을 향상시키기 위한 본딩 매개체이며, 아울러, 후속에서 매몰산화막으로서의 역할을 한다.
이어서, 실리콘 기판(1)의 타측 표면에 대해서, 1차로 연삭(grinding) 공정을 수행한다. 이때, 연삭 공정은 제거하고자 하는 실리콘 기판(1)의 타측면 대부분이 제거되도록 수행한다.
그 다음, 도 1c에 도시된 바와 같이, 연삭 공정이 수행된 실리콘 기판(1)의 타측면에 대해서, 산화막과 실리콘막 간의 선택비가 없는 슬러리를 이용한 CMP 공정을 수행하여 소자가 형성될 최종적인 반도체층(1a)을 얻으며, 이 결과로, SOI 웨이퍼(10)를 얻는다.
그러나, 상기와 같은 종래의 SOI 웨이퍼 제조방법은 다음과 같은 문제점이 있다. 일반적으로, SOI 웨이퍼 상에 형성되는 소자의 특성은 소자가 형성될 반도체층의 두께 균일도에 크게 의존한다. 따라서, SOI 웨이퍼의 제조시에는 반도체층의 두께 균일도를 확보하는 것이 무엇보다 중요하다.
그런데, 도 1b에 도시된 바와 같이, 연삭 공정이 수행된 실리콘 기판(1)의 타측면은 그 두께 균일도가 매우 불량하기 때문에, 이러한 상태로 산화막과 실리콘막간의 연마 선택비가 없는 슬러리를 이용한 비선택적 CMP 공정이 수행되면, 도 1c에 도시된 바와 같이, 최종적으로 얻게 되는 반도체층(1a)의 두께 균일도는 매우 불량하게 되며, 아울러, 연마정지층으로 이용된 소자분리막(3)도 연마되는 현상이 발생된다.
한편, 상기와 같은 문제를 방지하기 위하여, 산화막과 실리콘막간의 연마 선택비가 우수한 슬러리를 사용하여 CMP 공정을 수행하기도 하지만, 이 경우에는, 도 2에 도시된 바와 같이, 연마정지층으로 이용된 트렌치형 소자분리막(3)이 연마되는 것은 현상은 방지할 수 있으나, 반도체층(1a)의 표면에서 디싱(Dishing : D) 현상이 발생하게 되고, 이러한 디싱(D) 현상에 의해, 반도체층(1a)의 두께 균일도가 저하됨으로써, 소자 특성의 향상을 기대할 수 없게 됨은 물론, 후속 공정, 예컨데, 노광 공정 등의 어려움을 초래하게 되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 반도체층의 두께 균일도를 향상시킬 수 있는 SOI 웨이퍼의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 에스오아이 웨이퍼 제조방법을 설명하기 위한 공정 단면도.
도 2는 종래 다른 기술에 따른 에스오아이 웨이퍼 제조방법을 설명하기 위한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 에스오아이 웨이퍼 제조방법을 설명하기 위한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11 : 베이스 기판 12 : 매몰산화막
13 : 실리콘 기판 14 : 실리콘 패턴
15 : 제1산화막 16 : 제2산화막
17 : 반도체층 18 : 소자분리막
20 : 에스오아이 웨이퍼
상기와 같은 목적을 달성하기 위한 본 발명의 SOI 웨이퍼의 제조방법은, 베이스 기판과 실리콘 기판을 매몰산화막의 개재하에 본딩시키는 단계; 상기 실리콘 기판의 일부 두께를 연삭하는 단계; 상기 매몰산화막을 식각 정지층으로 하는 식각 공정으로 상기 실리콘 기판을 식각하여 일정 간격으로 이격 배치되는 실리콘 패턴들을 형성하는 단계; 상기 실리콘 패턴 및 매몰산화막 상에 제1산화막과 유동성을 갖는 제2산화막을 차례로 증착하는 단계; 상기 제2 및 제1산화막을 포함한 실리콘 패턴들의 높이가 서로 유사하게 되도록, 상기 제2 및 제1산화막과 실리콘 패턴을 산화막과 실리콘막간의 연마 선택비가 유사한 비선택적 연마 공정으로 1차 연마하는 단계; 및 상기 1차 연마된 제2 및 제1산화막과 실리콘 패턴의 일부를 2차 연마하여, 잔류된 실리콘 패턴으로 이루어지는 반도체층과, 상기 반도체층들 사이에 배치되면서 잔류된 제1 및 제2산화막으로 이루어지는 소자분리막을 형성하는 단계를 포함한다.
본 발명에 따르면, 유동성을 갖는 산화막을 증착하여 대략적인 표면 평탄화를 이루어지도록 하고, 아울러, 산화막과 실리콘막간의 연마 속도가 유사하게 되는 비선택적 연마 공정을 수행함으로써 최종적으로 얻게 되는 반도체층의 두께 균일도를 향상시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 SOI 웨이퍼의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 3a에 도시된 바와 같이, 벌크 실리콘으로 이루어진 베이스 기판(11)과 실리콘 기판(13)을 마련하고, 상기 기판들(11, 13)을 매몰산화막(12)의 개재하에 본딩시킨다. 여기서, 상기 매몰산화막(12)은 베이스 기판(11) 또는 실리콘 기판(13)중 어느 하나의 기판에 형성하며, 특히, 후속의 식각 공정시에 식각 정지층으로 사용하기 위하여 실리콘과의 식각 선택비가 우수한 산화막, 예컨데, 열산화막, PE-CVD 산화막, HDP 산화막 또는 O3-산화막 중에서 선택되는 하나의 산화막으로 형성하고, 그 두께는 0.5∼2㎛ 정도로 한다. 이어서, 실리콘 기판(13) 후면의 일부 두께를 연삭(grinding) 공정으로 제거한다. 이때, 연삭 공정이 수행된 실리콘 기판(13)의 후면은 그 표면 균일도가 매우 불량하다.
한편, 상기한 연삭 공정시에는 최종적으로 얻고자 하는 반도체층의 두께와 연마 공정에서 제거되는 양을 고려하여, 잔류되는 실리콘 기판(13)의 가장 낮은 부분의 두께가 2.5∼3.5㎛ 정도가 되도록 한다.
다음으로, 도 3b에 도시된 바와 같이, 공지된 식각 공정으로 잔류된 실리콘 기판을 식각하여, 소정 간격으로 이격·배치되는 실리콘 패턴들(14)을 형성한다. 이때, 상기한 식각 공정은 실리콘 패턴(14)의 측면이 수직이되도록, 건식 식각 공정으로 수행하며, 특히, 실리콘 패턴(14)의 폭은 10∼500㎛ 정도, 그리고, 실리콘 패턴들(14)간의 간격은 10∼100㎛ 정도가 되도록 수행한다.
한편, 상기한 식각 공정시에 실리콘 기판의 두께가 부분적으로 서로 상이하더라도, 매몰산화막(12)이 식각 정지층의 역할을 하기 때문에, 식각된 바닥면, 즉, 매몰산화막(12)의 표면은 그 균일도가 높다.
이어서, 후속에서 수행되는 비선택적 연마 공정시에 실리콘 기판(13)이 과도하게 연마되는 것을 방지함과 동시에, 소자의 안정적인 전기적 특성을 확보하기 위하여, 상기 실리콘 패턴(14) 및 매몰산화막(12) 상에 제1산화막(15), 예컨데, 열산화막, PE-CVD 산화막, 실리콘질화막 또는 실리콘질산화막 중에서 선택되는 하나의 산화막을 0.1∼0.3㎛ 두께로 증착하고, 상기 제1산화막(15) 상에 유동성이 우수한 제2산화막(16), 예컨데, APL(Advanced Planarization Layer)막 또는 SOG(Spin On Glass)막을 증착한다. 이때, 상기 APL막 또는 SOG막과 같은 제2산화막(16)은 후속의 비선택적 연마 공정에서 연마되는 양을 고려하여, 최종적으로 얻고자 하는 반도체층의 두께에 대해서 50% 이상의 두께, 예컨데, 0.5∼1㎛ 두께로 증착한다.
한편, 제1산화막(15) 상에 유동성이 우수한 제2산화막(16)을 증착하게 되면, 도시된 바와 같이, 상기 제2산화막(16)은 실리콘 패턴들(14)의 상부는 물론, 그들 사이에도 증착되며, 특히, 실리콘 패턴들(14) 사이에 증착되는 상기 제2산화막(15)의 두께는 균일하게 된다.
그 다음, 도 3c에 도시된 바와 같이, 산화막과 실리콘막간의 연마 선택비가 없는 슬러리를 사용하여 상기 제2 및 제1산화막(16, 15)과 실리콘 패턴(14)을 1차로 연마한다. 여기서, 상기 연마 공정은 산화막과 실리콘막간의 연마 선택비가 없는 슬러리를 이용한 비선택적 연마 공정이므로, 제2 및 제1산화막(16, 15)을 포함한 실리콘 패턴들(14)간의 높이는 대략적으로 균일하게 된다. 이것은, 상대적으로 단차가 높은 곳에서 일어나는 연마 패드의 변형이 상대적으로 단차가 낮은 곳에서 일어나는 연마 패드의 변형 보다 크게 되고, 이에 따라, 상대적으로 단차가 높은 곳에 응력이 집중되어 상기 단차가 높은 부분이 상대적으로 낮은 단차를 갖는 부분 보다 빨리 연마되기 때문이다.
연속적으로, 도 3d에 도시된 바와 같이, 1차 연마된 제2 및 제1산화막(16, 15)을 포함한 실리콘 패턴들을, 도 3c에 도시된 A-A′선까지 산화막과 실리콘막간의 연마 선택비가 없는 슬러리를 이용하여 2차로 연마함으로써, 잔류된 실리콘 패턴으로 이루어져 후속에서 소자가 형성될 반도체층(17)을 얻는다. 이때, 제2 및 제1산화막을 포함한 실리콘 패턴들은 그 높이가 대략적으로 유사하기 때문에, 반도체층(17)의 두께 균일도는 우수하게 된다. 또한, 상기 반도체층들(17) 사이에 잔류된 제1 및 제2산화막(15, 16)은 소자분리막(18)이 되며, 따라서, 별도의 소자분리 공정은 수행할 필요가 없다.
본 발명의 실시예에 제시된 방법을 이용할 경우, 두께 균일도가 향상된 반도체층(17)을 얻을 수 있기 때문에, 이러한 반도체층(17)을 포함한 SOI 웨이퍼(20) 상에 형성되는 소자 특성의 향상을 도모할 수 있게 된다.
한편, 본 발명의 실시예에서, 비선택적 연마 공정에서 사용하는 슬러리는 산화막과 실리콘막간의 연마 속도가 같거나, 또는, 비슷한 슬러리, 예컨데, 연마 속도비가 1∼1.2:1 정도가 되는 슬러리를 사용하며, 이때, 슬러리의 pH는 연마정지층의 크기와 형상 그리고 막질을 고려하여 10∼11로 유지시킨다.
또한, 슬러리 내에 포함되는 연마 입자가 응집되는 것을 방지하기 위해서 사용되는 안정화제로서는 KOH 또는 NH4OH를 사용한다.
게다가, 비선택적 연마 공정을 진행함에 있어서, 연마 패드는 연마 평탄도가 우수한 단일 패드(=하드 패드)를 사용하고, 연마 압력을 1∼3psi, 플래튼(platen)의 회전수를 20∼100rpm으로 하는 조건으로 수행한다.
이상에서와 같이, 본 발명은 패턴화된 실리콘 기판 상에 유동성의 산화막을 증착함과 동시에, 산화막과 실리콘막간의 연마 선택비가 없는 슬러리를 이용한 비선택적 연마 공정을 수행함으로써, 소자가 형성될 반도체층의 두께 균일도를 향상시킬 수 있다.
따라서, 두께 균일도가 향상된 반도체층을 갖는 SOI 웨이퍼를 제조할 수 있기 때문에, 반도체 소자의 특성 향상을 기대할 수 있으며, 아울러, 디싱이 제거되는 것에 의해 후속 공정의 안정화를 도모할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한, 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (13)
- 베이스 기판과 실리콘 기판을 매몰산화막의 개재하에 본딩시키는 단계;상기 실리콘 기판의 일부 두께를 연삭하는 단계;상기 매몰산화막을 식각 정지층으로 하는 식각 공정으로 상기 실리콘 기판을 식각하여 일정 간격으로 이격 배치되는 실리콘 패턴들을 형성하는 단계;상기 실리콘 패턴 및 매몰산화막 상에 제1산화막과 유동성을 갖는 제2산화막을 차례로 증착하는 단계;상기 제2 및 제1산화막을 포함한 실리콘 패턴들의 높이가 서로 유사하게 되도록, 상기 제2 및 제1산화막과 실리콘 패턴을 산화막과 실리콘막간의 연마 선택비가 유사한 비선택적 연마 공정으로 1차 연마하는 단계; 및상기 1차 연마된 제2 및 제1산화막과 실리콘 패턴의 일부를 2차 연마하여, 잔류된 실리콘 패턴으로 이루어지는 반도체층과, 상기 반도체층들 사이에 배치되면서 잔류된 제1 및 제2산화막으로 이루어지는 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 에스오아이 웨이퍼 제조방법.
- 제 1 항에 있어서, 상기 매몰산화막은, 열산화막, PE-CVD 산화막, HDP 산화막 또는 O3-산화막 중에서 선택되는 하나의 산화막으로 형성하는 것을 특징으로 하는 에스오아이 웨이퍼 제조방법.
- 제 1 항에 있어서, 상기 매몰산화막은 0.5∼2㎛ 두께로 형성하는 것을 특징으로 하는 에스오아이 웨이퍼 제조방법.
- 제 1 항에 있어서, 상기 식각 공정은 건식 식각 공정으로 수행하는 것을 특징으로 하는 에스오아이 웨이퍼 제조방법.
- 제 1 항 및 제 4 항에 있어서, 상기 식각 공정은, 실리콘 패턴의 폭이 10∼500㎛, 상기 실리콘 패턴들간의 간격이 10∼100㎛이 되도록 수행하는 것을 특징으로 하는 에스오아이 웨이퍼 제조방법.
- 제 1 항에 있어서, 상기 제1산화막은 열산화막, PE-CVD 산화막, 실리콘질화막 또는 실리콘질산화막 중에서 선택되는 하나의 산화막으로 형성하는 것을 특징으로 하는 에스오아이 웨이퍼 제조방법.
- 제 1 항 또는 제 6 항에 있어서, 상기 제1산화막은 0.1∼0.3㎛ 두께로 증착하는 것을 특징으로 하는 에스오아이 웨이퍼 제조방법.
- 제 1 항에 있어서, 상기 제2산화막은 APL(Advanced Planarization Layer)막 또는 SOG(Spin On Glass)막으로 형성하는 것을 특징으로 하는 에스오아이 웨이퍼 제조방법.
- 제 1 항 또는 제 8 항에 있어서, 상기 제2산화막은 0.5∼1㎛ 두께로 증착하는 것을 특징으로 하는 에스오아이 웨이퍼 제조방법.
- 청구항10는 삭제 되었습니다.
- 제 1 항에 있어서, 상기 1차 및 2차 연마하는 단계는, 산화막과 실리콘막간의 연마 속도가 1∼1.2 : 1 정도이고, pH가 10∼11인 슬러리를 사용하여 수행하는 것을 특징으로 하는 에스오아이 웨이퍼 제조방법.
- 제 1 항에 있어서, 상기 1차 및 2차 연마하는 단계는, 연마 입자가 응집되는 것을 방지하기 위한 안정화제로서 KOH 또는 NH4OH가 첨가된 슬러리를 사용하여 수행하는 것을 특징으로 하는 에스오아이 웨이퍼 제조방법.
- 제 1 항에 있어서, 상기 1차 및 2차 연마하는 단계는, 단일 패드를 사용하고, 연마 압력을 1∼3psi, 플래튼(platen)의 회전수를 20∼100rpm으로 하는 공정 조건으특징으로 하는 에스오아이 웨이퍼 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990031417A KR100333393B1 (ko) | 1999-07-30 | 1999-07-30 | 에스오아이 웨이퍼 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990031417A KR100333393B1 (ko) | 1999-07-30 | 1999-07-30 | 에스오아이 웨이퍼 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010011854A KR20010011854A (ko) | 2001-02-15 |
| KR100333393B1 true KR100333393B1 (ko) | 2002-04-18 |
Family
ID=19605834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990031417A KR100333393B1 (ko) | 1999-07-30 | 1999-07-30 | 에스오아이 웨이퍼 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100333393B1 (ko) |
-
1999
- 1999-07-30 KR KR1019990031417A patent/KR100333393B1/ko not_active IP Right Cessation
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|---|---|
| KR20010011854A (ko) | 2001-02-15 |
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