JP2000091415A - Stiの形成方法 - Google Patents

Stiの形成方法

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JP2000091415A
JP2000091415A JP10255055A JP25505598A JP2000091415A JP 2000091415 A JP2000091415 A JP 2000091415A JP 10255055 A JP10255055 A JP 10255055A JP 25505598 A JP25505598 A JP 25505598A JP 2000091415 A JP2000091415 A JP 2000091415A
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Abstract

(57)【要約】 【課題】 研磨ばらつきの発生し難いSTIの形成方法
を提供する。 【解決手段】 本方法は、シリコン基板上にSTIを形
成する方法である。本方法は、シリコン基板上にストッ
パー層を成膜する工程と、ストッパー層を貫通してシリ
コン基板に達するSTI用分離溝を形成する工程と、絶
縁膜でSTI用分離溝を埋め込みつつ、シリコン基板上
に絶縁膜を成膜する工程と、第1の除去方法で急峻な凹
凸を除去して絶縁膜を平坦化する第1の絶縁膜除去工程
と、第1の除去方法とは異なる第2の除去方法でストッ
パー層まで絶縁膜を除去してSTIを形成する第2の絶
縁膜除去工程とを有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、STI(Shallow
Trench Isolation)の形成方法に関し、更に詳細には、
STIの形成に際し、STIを埋め込んだ絶縁膜をばら
つきなく研磨、平坦化して、STIを形成する方法に関
するものである。
【0002】
【従来の技術】近年、LSIの微細化が進行するにつれ
て、素子分離は、LOCOSからSTI(Shallow Tren
ch Isolation)に移行しつつある。STIは、半導体基
板に溝(Trench)を形成し、その中に絶縁膜を埋め込む
ことにより、素子間の電気的絶縁を行うものである。
【0003】ここで、図5及び図6を参照して、従来の
STIの形成方法を説明する。図5(a)〜(d)、及
び図6(e)〜(h)は、従来の方法に従ってSTIを
形成する際の工程毎の基板断面を示す断面図である。ま
ず、図5(a)に示すように、半導体基板21、例えば
シリコン基板21上に、200Åの膜厚のパッド酸化膜
22を形成し、次いでパッド酸化膜22上に、研磨スト
ッパーとして、CMPによる研磨速度が小さい膜、例え
ば窒化膜23を1500Åの膜厚で成膜する。パッド酸
化膜22の役割は、窒化膜23とシリコン基板21との
間に発生する応力の緩和、窒化膜23を除去する時の基
板保護等である。通常、パッド酸化膜22は、簡便に良
質の膜が得られる熱酸化により形成される。次に、周知
のフォトリソグラフィー技術により、拡散層となる領域
に選択的にマスク24を形成する。
【0004】次に、図5(b)に示すように、マスク2
4で覆われていない領域、つまり素子分離領域のストッ
パー膜23及びパッド酸化膜22を異方性エッチング技
術により除去する。更に、半導体基板21を3000Å
だけ異方性エッチングして、半導体基板21に達するト
レンチ25を素子分離領域に形成する。続いて、マスク
24を除去する。
【0005】次に、図5(c)に示すように、ウェハー
上全面に、絶縁膜26として膜厚6000Åの酸化膜を
CVD法により形成し、トレンチ25を埋め込む。小さ
い拡散層パターン上には微細で急峻な凸部27ができ
る。
【0006】次に、図5(d)から図6(e)に示すよ
うに、CMP(Chemical Mechanical Polishing)に
より、全ての拡散層領域上で窒化膜23上の酸化膜26
を研磨し、最終的には、図6(f)のように、酸化膜2
6を除去する。
【0007】この従来のCMP研磨では、スラリーに平
均粒子径100nmのシリカ(SiO2)砥粒をアルカ
リ性水溶液、例えばpH10程度の水酸化カリウム水溶
液に分散させた研磨液を使う。研磨パッドには、例えば
ロデール社のIC−1000/SUBA400積層パッ
ドを使う。研磨条件は、一例を挙げると、研磨荷重が7
psi、ウェハーと研磨テーブルの回転数は、共に20
rpmである。シリカ砥粒のスラリーを使用した通常の
CMPでは、凸部のパターン密度が小さい場所程、研磨
が速く進み、凸部のパターン密度が大きい場所では遅く
なる。こうした研磨のばらつきは、ストッパーの窒化膜
23で研磨を止めることができれば問題ない。
【0008】しかし、シリカを砥粒としたスラリーで
は、研磨レートの選択比(酸化膜/窒化膜)が、3程度
しかなく、窒化膜は十分ストッパーとしての機能を果た
せず、研磨が速い場所で1000Å〜遅い場所で200
Å程度研磨される。その結果、拡散層上の窒化膜残膜厚
は、薄い箇所で500Å、厚い箇所で1300Å程度と
大きくばらつく。
【0009】次に、図6(g)に示すように、エッチン
グにより窒化膜23を除去すると、STIが形成され
る。エッチングには、通常、酸化膜との選択比が高い、
燐酸によるウェットエッチが用いられる。しかし、窒化
膜の厚さがばらつくため、できたSTIの上面の高さは
拡散層領域のシリコン表面の高さを基準にすると、窒化
膜の厚さにパッド酸化膜の厚さ200Åを加えた700
〜1500Åとばらつく。
【0010】その後、図6(h)に示すように、パッド
酸化膜除去等のために、フッ酸もしくはフッ酸を含む液
により酸化膜ウェットエッチングを行うと、STI部分
は1200Å程度エッチングされ低くなる。この結果、
STIの上面の高さは拡散層領域の高さを基準にして、
−500Å/+300Åとなり、段差が発生する。段差
があると、リソグラフィー技術を使用してゲート電極の
パターニングを行うときにフォトレジストの膜厚ばらつ
きが生じ、ゲート寸法が変動したり、後に続くエッチン
グ時にゲート電極材が段部に残る、等の問題が生じる可
能性がある(S.S.Cooperman他 J.Electrochm.Soc.,Vol.
142,pp3180-3185,1995) 。
【0011】段差の大きさは、ウェットエッチングの量
や、イニシャルの窒化膜の厚さにより調整することも可
能ではあるが、ばらついているため、全てのパターンで
拡散層とSTI上面の高さをそろえることはできない。
【0012】研磨のパターン差を低減するには、酸化膜
と窒化膜の研磨レートの選択比(酸化膜/窒化膜)が高
いスラリーが求められる(D.R.Evans他 Proceedingof C
MP-MIC,pp347-350,1998.)。高い選択比を出せるスラリ
ーとして、砥粒にセリア(CeO2)を使用したスラリ
ーが知られている。しかし、セリアを砥粒としたスラリ
ーでは、パターンが小さくなるほど、研磨速度が低下す
るという現象が観察され(D.R.Evans他 Proceedingof C
MP-MIC,pp347-350,1998.)、微細で急峻な凸部は、ほと
んど研磨できない。その結果、図7に示すような研磨形
状になる。
【0013】この現象は、次のように説明できる。光学
的に測定したセリア砥粒の平均2次粒子径は、典型的に
は300〜400nm程度で、シリカ砥粒の100nm
程度と比べて大きい。微細で急峻なパターンが存在し、
パッドとウェハー間のスラリー層が薄くなる場所では、
シリカの小さい砥粒は入り込む事ができ研磨が進行する
が、セリア砥粒は大きいため入り込めず、研磨が進行し
ない。
【0014】
【発明が解決しようとする課題】以上述べたように、通
常のシリカを砥粒としたスラリーのみによるCMPで
は、研磨レートの選択比(酸化膜/窒化膜)が3程度し
かなく、窒化膜がストッパーとして十分機能しないため
に、パターンによる研磨のばらつきを抑えきれない。そ
のため、STI部の上面と拡散層の段差を無くすことは
できない。また、極端な場合には、オーバー研磨時に窒
化膜がなくなり、シリコンのバルク部分まで研磨してし
まうことになるという欠点がある。これを防ぐために
は、選択比が大きいスラリーが必要である。選択比の大
きなスラリーとして、砥粒にセリア(CeO2)を用い
たスラリーがある。しかし、このスラリーでは、微細で
急峻な凸部は研磨できない。
【0015】そこで、本発明の目的は、研磨ばらつきの
発生し難いSTIの形成方法を提供することである。
【0016】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るSTIの形成方法は、シリコン基板上
にSTIを形成する方法であって、シリコン基板上にス
トッパー層を成膜する工程と、ストッパー層を貫通して
シリコン基板に達するSTI用分離溝を形成する工程
と、絶縁膜でSTI用分離溝を埋め込みつつ、シリコン
基板上に絶縁膜を成膜する工程と、第1の除去方法で急
峻な凹凸を除去して絶縁膜を平坦化する第1の絶縁膜除
去工程と、第1の除去方法とは異なる第2の除去方法で
ストッパー層まで絶縁膜を除去する第2の絶縁膜除去工
程と、ストッパー層を除去してSTIを形成する工程と
を有することを特徴としている。
【0017】上記目的を達成するために、本発明に係る
別のSTIの形成方法は、シリコン基板上にSTIを形
成する方法であって、シリコン基板上にストッパー層を
成膜する工程と、ストッパー層を貫通してシリコン基板
に達するSTI用分離溝を形成する工程と、非SOG絶
縁膜でSTI用分離溝を埋め込みつつ、シリコン基板上
に非SOG絶縁膜を成膜する工程と、非SOG絶縁膜上
にSOG絶縁膜を成膜する工程と、第1の除去方法でS
OG絶縁膜を除去する第1の絶縁膜除去工程と、第1の
除去方法とは異なる第2の除去方法でストッパー層まで
非SOG絶縁膜を除去する第2の絶縁膜除去工程と、ス
トッパー層を除去してSTIを形成する工程とを有する
ことを特徴としている。
【0018】例えば、第1の絶縁膜除去工程では、非C
MP加工による絶縁膜除去を行い、第2の絶縁膜除去工
程では、CMP加工による絶縁膜除去を行う。その際、
非CMP加工による絶縁膜を除去する第1の絶縁膜除去
工程では、リフロー加工又はエッチバック加工を使う。
【0019】また、第1の絶縁膜除去工程では、第1の
研磨剤を使って絶縁膜の急峻な凹凸を除去して絶縁膜を
平坦化し、次いで第2の絶縁膜除去工程では、第1の研
磨剤とは異なる第2の研磨剤を使って、絶縁膜をストッ
パー層まで研磨、除去してSTIを形成する。また、第
1の絶縁膜除去工程では、第1の研磨剤を使って絶縁膜
の急峻な凹凸を除去して絶縁膜を平坦化し、次いで第2
の絶縁膜除去工程では、第1の研磨剤の砥粒の平均粒径
より大きな平均粒径の第2の研磨剤を使って、絶縁膜を
ストッパー層まで研磨、除去する。その際、例えば第1
の研磨剤の砥粒の平均粒径が200nm未満であり、第
2の研磨剤の砥粒の平均粒径が200nm以上である。
【0020】第1の研磨剤がシリカ砥粒の研磨剤であっ
て、第2の研磨剤が非シリカ砥粒の研磨剤である。例え
ば非シリカ砥粒の研磨剤としてセリア砥粒の研磨剤を使
用する。
【0021】絶縁膜及びストッパー層が、それぞれ、シ
リコン酸化膜及びシリコン窒化膜である場合には、第1
の研磨剤はシリコン酸化膜とシリコン窒化膜との間の研
磨レート選択比(シリコン酸化膜/シリコン窒化膜)が
小さく、第2の研磨剤はその研磨レート選択比が第1の
研磨剤より大きい。好適には、第2の研磨剤の研磨レー
ト選択比が、第1の研磨剤の研磨レート選択比の10倍
以上大きい。
【0022】第1の絶縁膜除去工程の絶縁膜除去時間
が、第2の絶縁膜除去工程の絶縁膜除去時間より短い。
第1の絶縁膜除去工程の絶縁膜除去量は、パターンの無
いウエハ上での被研磨膜の研磨量換算で、第2の絶縁膜
除去工程の絶縁膜除去量より小さい。
【0023】
【発明の実施の形態】以下に、添付図面を参照し、実施
例を挙げて本発明の実施の形態を具体的かつ詳細に説明
する。実施形態例1 本実施形態例は、本発明に係るSTIの形成方法の実施
形態の一例であって、図1(a)〜(d)、及び図2
(e)、(f)は、それぞれ、本実施形態例のSTIの
形成方法に従ってSTIを形成する際の基板断面を示す
断面図である。本実施形態例で使用するシリコンウエハ
では、図1(a)に示すように、半導体基板1の拡散層
領域上に膜厚200Åのパッド酸化膜2を介してCMP
時にストッパーとなる膜3、例えば窒化膜が膜厚100
0Åが成膜されている。素子分離領域には、深さ300
0Åのトレンチ5が形成されており、その上から絶縁膜
4、例えば膜厚6000Åの酸化膜が成膜されている。
拡散層領域上には微細で急峻な凸部6ができている。
【0024】まず、第1の研磨を行い、図1(b)に示
すように、微細で急峻な段差を平坦化する。第1の研磨
では、スラリーは平均粒子径100nmのシリカ(Si
O2)砥粒をアルカリ性水溶液、例えばpH10程度の
水酸化カリウム水溶液に分散させた物を使う。研磨パッ
ドは、例えばロデール社のIC−1000/SUBA4
00積層パッドを使う。研磨条件は、一例を挙げると、
研磨荷重は7psi、ウエハと研磨テーブルの回転数は
共に20rpmである。
【0025】シリカ砥粒のスラリーを使用したCMPで
は、微細で急峻な凸部のようにパターン密度が小さい部
分は単位面積当たりにかかる力が大きくなり、速く研磨
されるので、微細で急峻な凸部がほぼ平坦化されたら、
窒化膜が露出する前に研磨をとめる。この時、凸部のパ
ターン密度が大きい場所では、まだほとんど研磨が進行
していない。
【0026】次に、第2の研磨を行い、図1(d)に示
すように全ての拡散層領域上で窒化膜上の酸化膜を除去
する。第2の研磨では、スラリーは平均粒子径300n
mのセリア(CeO2)砥粒を中性の分散媒に分散させ
た物を使う。研磨パッドは、例えばロデール社のIC−
1000/SUBA400積層パッドを使う。研磨条件
は、一例を挙げると、研磨荷重が7psi、ウエハと研
磨テーブルの回転数は共に20rpmである。図1
(c)はこの時の研磨途中の様子を示す。パターン密度
が大きく研磨が遅い箇所の酸化膜が研磨されている間、
パターン密度が小さく研磨が速い箇所では窒化膜が露出
し研磨される。しかし、研磨レート選択比(酸化膜/窒
化膜)は、シリカスラリーが3程度なのに対して150
と、50倍あるので、窒化膜の研磨量は、シリカ砥粒で
研磨すると最大1000Åのところが20Åとほとんど
無視でき、均一な研磨が可能である。
【0027】2つの研磨は、別々の研磨装置で行っても
良いし、複数の研磨テーブルを持つ装置では、2つの研
磨テーブルを使い、連続して行っても良い。また、一つ
の研磨テーブルで、スラリーのみを切り替えて行っても
良い。
【0028】次に、図2(e)に示すようにエッチング
により窒化膜3を除去する。エッチングには通常、酸化
膜との選択比が高い、燐酸によるウェットエッチが用い
られる。窒化膜3がほとんど研磨されていないので、形
成されたSTI上面の、拡散層領域のシリコン表面を基
準にした高さは、窒化膜の厚さ1000Åにパッド酸化
膜の厚さ200Åを加えた1200Åとなり、ばらつか
ない。
【0029】次に、図2(f)に示すように、パッド酸
化膜除去等のためにフッ酸もしくはフッ酸を含む液によ
り酸化膜のウェットエッチを行うと、STI部分は12
00Å程度エッチングされ、低くなる。この結果、ST
Iの上面の高さは拡散層領域の高さとほぼ同じになる。
【0030】実施形態例2 本実施形態例は、本発明に係るSTIの形成方法の実施
形態の別の例であって、図3(a)〜(d)は、それぞ
れ、本実施形態例のSTIの形成方法に従ってSTIを
形成する際の基板断面を示す断面図である。本実施形態
例では、微細で急峻な凸部をなくすために、シリカによ
る研磨でなくSOG(スピン・オン・グラス)を用い
る。図2(a)に示すウエハは、図1(a)と同じ状態
に形成されたシリコンウエハである。先ず、図3(b)
に示すように、膜厚3000Åの有機SOG13をスピ
ン塗布により成膜する。
【0031】次に、図3(c)に示すように、異方性の
ドライエッチングで4000Åの厚さだけエッチバック
する。この時のエッチングは、有機SOG13による平
坦化の効果をできるだけ維持するために、酸化膜のエッ
チレートと、有機SOGのエッチレートをできるだけ近
い値に設定するのが望ましい。この方法ではグローバル
な段差は平坦化できないが、微細で急峻な凸部は平坦化
できる。
【0032】次に、図3(d)に示すように、全ての拡
散層領域上で窒化膜上の酸化膜が除去されるまで、研磨
を行う。この研磨では、スラリーに平均粒子径300n
mのセリア(CeO2)砥粒を中性の分散媒に分散させ
た物を使う。研磨パッドには、例えばロデール社のIC
−1000/SUBA400積層パッドを使う。研磨条
件は、一例を挙げると研磨荷重が7psi、ウエハと研
磨テーブルの回転数は共に20rpmである。微細で急
峻な凸部はなく、支障無く高選択比の研磨を行える。
【0033】実施形態例3 本実施形態例は、本発明に係るSTIの形成方法の実施
形態の更に別の例であって、図4(a)〜(d)は、そ
れぞれ、本実施形態例のSTIの形成方法に従ってST
Iを形成する際の基板断面を示す断面図である。図4
(a)に示すウエハは、図1(a)と同じ状態のウエハ
である。まず、図4(b)に示すように、リンを5mo
l%ドープし、融点が低くなった酸化膜20を、300
0Å成膜する。次に、図4(c)に示すように、900
度で30分の熱処理を加え酸化膜20をリフローさせ、
微細で急峻な凸部を平坦化する。
【0034】次に、図4(d)に示すように、全ての拡
散層領域上で窒化膜上の酸化膜が除去されるまで研磨を
行う。この研磨では、スラリーに平均粒子径300nm
のセリア(CeO2)砥粒を中性の分散媒に分散させた
物を使う。研磨パッドには、例えばロデール社のIC−
1000/SUBA400積層パッドを使う。研磨条件
は、一例を挙げると研磨荷重が7PSI、ウエハと研磨テ
ーブルの回転数は共に20rpmである。微細で急峻な
凸部はなく、支障無く高選択比の研磨を行える。
【0035】
【発明の効果】本発明によれば、第1の除去方法とは異
なる第2の除去方法でストッパー層まで絶縁膜を除去し
てSTIを形成する、例えば微細で急峻な凸部の平坦化
を予め行ってからセリアを砥粒としたスラリーで研磨を
行うため、パターンに依らずストッパーの窒化膜に対し
て高選択比で酸化膜を研磨できるので、基板上のパター
ンに依存した研磨のばらつきを吸収することができる。
また、埋め込む酸化膜厚やCMPの面内の不均一性等も
吸収し、均一なCMPが可能になるので、拡散層領域と
STI上面の段差を一定にでき、絶対値を小さくでき
る。このように、本発明により段差の絶対値を小さくで
きるので、リソグラフィによるゲート電極のパターンニ
ングや、その後のゲート電極のエッチングが容易にな
る。
【図面の簡単な説明】
【図1】図1(a)〜(d)は、それぞれ、実施形態例
1のSTIの形成方法に従ってSTIを形成する際の基
板断面を示す断面図である。
【図2】図2(e)、(f)は、それぞれ、図1(d)
似続いて、実施形態例1のSTIの形成方法に従ってS
TIを形成する際の基板断面を示す断面図である。
【図3】図3(a)〜(d)は、それぞれ、実施形態例
2のSTIの形成方法に従ってSTIを形成する際の基
板断面を示す断面図である。
【図4】図4(a)〜(d)は、それぞれ、実施形態例
3のSTIの形成方法に従ってSTIを形成する際の基
板断面を示す断面図である。
【図5】図5(a)〜(d)は、それぞれ、従来の方法
に従ってSTIを形成する際の工程毎の基板断面を示す
断面図である。
【図6】図6(e)〜(h)は、それぞれ、図5(d)
に続いて、従来の方法に従ってSTIを形成する際の工
程毎の基板断面を示す断面図である。
【図7】
【符号の説明】
1、7、14、21、28 半導体基板 2、8、15、22、29 パッド酸化膜 3、9、16、23、30 ストッパー膜 4、10、17、26、31 絶縁膜 5、11、18、25 トレンチ 6、12、19、27 微細で急峻な凸部 13 SOG 20 リンドープ酸化膜 24 マスク

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 シリコン基板上にSTI(Shallow Tren
    ch Isolation)を形成する方法であって、 シリコン基板上にストッパー層を成膜する工程と、 ストッパー層を貫通してシリコン基板に達するSTI用
    分離溝を形成する工程と、 絶縁膜でSTI用分離溝を埋め込みつつ、シリコン基板
    上に絶縁膜を成膜する工程と、 第1の除去方法で急峻な凹凸を除去して絶縁膜を平坦化
    する第1の絶縁膜除去工程と、 第1の除去方法とは異なる第2の除去方法でストッパー
    層まで絶縁膜を除去する第2の絶縁膜除去工程と、 ストッパー層を除去してSTIを形成する工程とを有す
    ることを特徴とするSTIの形成方法。
  2. 【請求項2】 シリコン基板上にSTIを形成する方法
    であって、 シリコン基板上にストッパー層を成膜する工程と、 ストッパー層を貫通してシリコン基板に達するSTI用
    分離溝を形成する工程と、 非SOG絶縁膜でSTI用分離溝を埋め込みつつ、シリ
    コン基板上に非SOG絶縁膜を成膜する工程と、 非SOG絶縁膜上にSOG絶縁膜を成膜する工程と、 第1の除去方法でSOG絶縁膜を除去する第1の絶縁膜
    除去工程と、 第1の除去方法とは異なる第2の除去方法でストッパー
    層まで非SOG絶縁膜を除去する第2の絶縁膜除去工程
    と、 ストッパー層を除去してSTIを形成する工程とを有す
    ることを特徴とするSTIの形成方法。
  3. 【請求項3】 第1の絶縁膜除去工程では、非CMP加
    工による絶縁膜除去を行い、第2の絶縁膜除去工程で
    は、CMP加工による絶縁膜除去を行うことを特徴とす
    る請求項1又は2に記載のSTIの形成方法。
  4. 【請求項4】 非CMP加工による絶縁膜を除去する第
    1の絶縁膜除去工程では、リフロー加工又はエッチバッ
    ク加工を使うことを特徴とする請求項3に記載のSTI
    の形成方法。
  5. 【請求項5】 第1の絶縁膜除去工程では、第1の研磨
    剤を使って絶縁膜の急峻な凹凸を除去して絶縁膜を平坦
    化し、次いで第2の絶縁膜除去工程では、第1の研磨剤
    とは異なる第2の研磨剤を使って、絶縁膜をストッパー
    層まで研磨、除去してSTIを形成することを特徴とす
    る請求項1又は2に記載のSTIの形成方法。
  6. 【請求項6】 第1の絶縁膜除去工程では、第1の研磨
    剤を使って絶縁膜の急峻な凹凸を除去して絶縁膜を平坦
    化し、次いで第2の絶縁膜除去工程では、第1の研磨剤
    の砥粒の平均粒径より大きな平均粒径の第2の研磨剤を
    使って、絶縁膜をストッパー層まで研磨、除去すること
    を特徴とする請求項5に記載のSTIの形成方法。
  7. 【請求項7】 第1の研磨剤の砥粒の平均粒径が200
    nm未満であり、第2の研磨剤の砥粒の平均粒径が20
    0nm以上であることを特徴とする請求項6に記載のS
    TIの形成方法。
  8. 【請求項8】 第1の研磨剤がシリカ砥粒の研磨剤であ
    って、第2の研磨剤が非シリカ砥粒の研磨剤であること
    を特徴とする請求項5に記載のSTIの形成方法。
  9. 【請求項9】 非シリカ砥粒の研磨剤としてセリア砥粒
    の研磨剤を使用することを特徴とする請求項8に記載の
    STIの形成方法。
  10. 【請求項10】 絶縁膜及びストッパー層が、それぞ
    れ、シリコン酸化膜及びシリコン窒化膜であって、第1
    の研磨剤はシリコン酸化膜とシリコン窒化膜との間の研
    磨レート選択比(シリコン酸化膜/シリコン窒化膜)が
    小さく、第2の研磨剤はその研磨レート選択比が第1の
    研磨剤より大きいことを特徴とする請求項5に記載のS
    TIの形成方法。
  11. 【請求項11】 第2の研磨剤の研磨レート選択比が、
    第1の研磨剤の研磨レート選択比の10倍以上大きいこ
    とを特徴とする請求項10に記載のSTIの形成方法。
  12. 【請求項12】 第1の絶縁膜除去工程の絶縁膜除去時
    間が、第2の絶縁膜除去工程の絶縁膜除去時間より短い
    ことを特徴とする請求項1から11のうちのいずれか1
    項に記載のSTIの形成方法。
  13. 【請求項13】 第1の絶縁膜除去工程の絶縁膜除去量
    は、パターンの無いウエハ上での被研磨膜の研磨量換算
    で、第2の絶縁膜除去工程の絶縁膜除去量より小さいこ
    とを特徴とする請求項1から11のうちのいずれか1項
    に記載のSTIの形成方法。
  14. 【請求項14】 シリコン基板とストッパー層との間に
    パッド酸化膜を成膜することを特徴とする請求項1から
    13のうちのいずれか1項に記載のSTIの形成方法。
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KR100421037B1 (ko) * 2001-03-14 2004-03-03 삼성전자주식회사 반도체소자의 제조방법
JP2005086196A (ja) * 2003-09-05 2005-03-31 Hynix Semiconductor Inc 半導体素子の素子分離膜製造方法
JP2011082236A (ja) * 2009-10-05 2011-04-21 Nissan Chem Ind Ltd 半導体基板の平坦化方法
JP2012134343A (ja) * 2010-12-22 2012-07-12 Lapis Semiconductor Co Ltd 素子間分離層の形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9869432B2 (en) 2013-01-30 2018-01-16 Cree, Inc. Luminaires using waveguide bodies and optical elements
US10777424B2 (en) 2018-02-27 2020-09-15 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429134B1 (en) * 1999-06-30 2002-08-06 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
KR100421037B1 (ko) * 2001-03-14 2004-03-03 삼성전자주식회사 반도체소자의 제조방법
JP2005086196A (ja) * 2003-09-05 2005-03-31 Hynix Semiconductor Inc 半導体素子の素子分離膜製造方法
JP2011082236A (ja) * 2009-10-05 2011-04-21 Nissan Chem Ind Ltd 半導体基板の平坦化方法
JP2012134343A (ja) * 2010-12-22 2012-07-12 Lapis Semiconductor Co Ltd 素子間分離層の形成方法

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