KR100444311B1 - 반도체소자의소자분리막제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 반도체 기판 하부에 다양한 폭과 간격을 갖는 트랜치를 형성한 다음, 상기 트랜치를 완전히 매립하는 HDP-산화막을 형성하고 그 상부에 CMP 버퍼층을 형성한 후, 두 차례의 CMP공정을 실시하되, 일차로 단차가 높은 부위의 CMP 버퍼층을 연마하고, 노출된 HDP-산화막을 선택적으로 식각하여 일정 부분을 제거한 다음, 이차로 잔류 CMP 버퍼층과 HDP-산화막을 연마하여 소자분리막을 형성함으로써 반도체 소자의 공정수율 및 신뢰성을 향상시키는 기술에 관한 것이다.

Description

반도체 소자의 소자분리막 제조방법
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 특히 두 차례의 CMP공정을 실시하여 균일한 두께를 갖는 소자분리막을 형성함으로써 반도체 소자의 공정수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체 소자는 트랜지스터나 캐패시터와 같은 소자들이 형성되는 활성영역과 소자들의 동작이 서로 방해되지 않도록 활성영역들을 분리하는 소자분리영역으로 구성되어 있다.
반도체 소자의 고집적화 추세에 따라 소자분리영역을 감소시키기 위하여 종래의 로코스(LOCOS)방법보다는 실리콘 기판을 식각하여 트랜치를 만들고 산화막을 증착한 후 증착된 산화막을 CMP(chemical mechanical polishing 이하, CMP)하여 상기 산화막을 평탄화하여 소자분리 산화막을 제조하는 방법에 대한 연구가 많이 진행되고 있다. 이때, 상기 로코스 방법은 버즈빅의 발생을 피할 수 없어 활성영역의 폭이 작아지는 단점이 있다.
특히, 상기 트랜치를 메우기 위한 산화막으로 좁은 폭의 트랜치에 대한 틈새 메움(gap fill) 특성이 우수한 고밀도 플라즈마 화학기상증착 산화막(high density plasma chemical vapor deposition oxide 이하, HDP)의 사용에 대한 연구가 많이 진행되고 있다.
도 1a 내지 1b 는 종래 기술에 따른 반도체 소자의 소자분리막 공정단면도이다.
먼저, 반도체 기판(1) 상부에 패드산화막과 질화막을 순차적으로 형성한 다음, 소자분리용 마스크로 질화막(5)패턴과 패드산화막(3)을 순차적으로 형성한다.
다음, 상기 패턴(5,3)들을 식각장벽으로 반도체 기판(1)의 하부에 트랜치(7)을 형성한다.
그 다음, 상기 트랜치(7)를 매립하는 일정 두께의 HDP-산화막(9)을 형성한다.(도 1a 참조)
다음, CMP공정으로 상기 질화막(5)이 노출될 때까지 연마하여 평탄화한다.(도 1b 참조)
상기와 같은 종래 기술에 따르면, 상기 HDP-산화막 형성시 스퍼터링(sputtering) 공정이 동시에 진행되므로 HDP-산화막을 증착한 후의 형상은 질화막 패턴의 면적이 증가할수록 증착되는 두께가 증가하게 된다.
따라서, 셀영역과 주변회로 영역에 증착된 HDP-산화막의 두께 및 형상에 있어서 큰 차이를 보이게 된다.
또한, 셀영역과 주변회로 영역에 증착된 HDP-산화막의 두께가 다름으로 인해 CMP 연마시 종말점을 결정하기가 힘들어진다.
즉, 셀영역의 질화막패턴이 드러날 때까지 CMP연마를 하여도 질화막 폭이 넓은 주변회로 영역은 셀영역 보다 초기 두께가 두꺼움으로 HDP-산화막이 일정부분 잔류하게 된다.
이와 같이 남아있는 HDP-산화막은 후속 공정인 고온 인산용액에 의한 질화막 제거공정시 질화막의 완전한 제거가 불가능함으로 액티브영역의 소자형성이 어렵게 된다.
또한, 상기 주변영역에 남아있는 HDP-산화막을 제거하기 위하여 연마시간을 증가시키면 되면 셀영역의 질화막패턴도 연마되어 활성영역으로 작용하는 하부의 반도체기판까지 연마될 뿐만 아니라, 소자분리 산화막까지도 연마되어 산화막의 두께를 감소시키게 됨으로써 소자의 전기적 특성이 저하되는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판의 하부에 형성된 트랜치를 매립하는 HDP-산화막 상부에 절연막을 형성한 다음, CMP 공정으로 단차가 높은 부위의 절연막을 우선적으로 연마하여 상기 HDP-산화막을 노출시키고 HF계 용액을 사용하여 상기 노출된 HDP-산화막의 일부분을 제거한 다음, 다시 CMP공정으로 연마하여 평탄화된 소자분리막을 형성함으로써 소자의 공정 수율 및 신뢰성을 향상시키는 반도체 소자의 소자분리막 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b 는 종래기술에 따른 반도체 소자의 소자분리막 공정단면도.
도 2a 내지 도 2c 는 본 발명에 따른 반도체 소자의 소자분리막 제조공정을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명>
1, 20 : 반도체 기판 3, 22 : 패드산화막
5, 24 : 질화막 7, 26 : 트랜치
9, 28 : HDP-산화막 30 : CMP 버퍼층
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 소자분리막 제조방법은,
반도체 기판 상부에 패드산화막과 질화막을 순차적으로 형성하는 공정과,
소자분리용 마스크를 이용한 사진식각공정으로 상기 질화막, 패드산화막 및 일정두께의 반도체기판을 식각하여 트랜치를 형성하는 공정과,
상기 트랜치를 매립하는 HDP-산화막을 전체표면상부에 형성하는 공정과,
상기 HDP-산화막 상부에 CMP 버퍼층을 형성하는 공정과,
단차가 높은 부분의 CMP 버퍼층 일부분을 CMP공정으로 연마하여 단차가 높은 부분의 HDP-산화막을 노출시키는 공정과,
상기 노출된 HDP-산화막을 습식 또는 건식 방법으로 일정부분 제거하는 공정과,
상기 질화막이 노출될 때까지 상기 CMP 버퍼층 및 HDP-산화막을 CMP 하여 평탄화시키는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 소자분리막 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2b 는 본 발명에 따른 반도체 소자의 소자분리막 제조공정을 도시한 단면도이다.
먼저, 반도체 기판(20) 상부에 패드산화막과 질화막을 순차적으로 형성한다.
이때, 상기 패드산화막은 100 ∼ 500Å 두께로 형성하고, 상기 질화막은 500 ∼ 3000Å 두께로 형성한다.
다음, 소자분리용 마스크로 상기 반도체 기판(20)이 노출될 때까지 식각하여 질화막(24)패턴과 패드산화막(22)패턴을 형성한다.
그 다음, 상기 패턴(24,22)들을 식각장벽으로 이용하여 반도체 기판(20) 하부에 일정 깊이의 트랜치(26)를 형성한다.
이때, 상기 트랜치(26)는 1500 ∼ 6000Å 두께의 깊이로 형성한다.
다음, 열산화 공정을 실시하여 상기 트랜치(26) 측벽에 100 ∼ 500Å 두께의 열산화막(도시안됨)을 형성한다.
그 다음, 상기 트랜치(26)를 매립하는 일정 두께의 HDP-산화막(28)을 형성한다.
이때, 상기 HDP-산화막(28)을 2000 ∼ 20000Å 두께로 형성한다.
다음, 상기 HDP-산화막(28) 상부에 500 ∼ 3000Å 두께의 CMP 버퍼층(30)을 형성한다.
이때, 상기 CMP 버퍼층(30)은 넌도프드 ( non-doped ) CVD산화막, 인이 인-스튜 도프된 CVD산화막, 다결정실리콘 및 비정질실리콘 중에서 하나를 선택하여 형성한 것이다.
그다음, CMP공정으로 상기 CMP 버퍼층(30)의 일정부분, 즉 단차가 높은 부분을 선택적으로 연마하여 높은 단차를 갖는 부분의 HDP-산화막(28)을 노출시킨다.
여기서, 상기 연마제의 함량을 조절하기 위해 순수를 상기 연마제의 1 ∼ 50배로 희석하여 슬러리를 형성하고, 상기 CMP 공정의 연마 압력은 1 ∼ 6PSI 인 범위로 조절하여 실시한다. 이때, 상기 CMP 공정은 연마 압력이 높으면 연마패드의 변형에 의해 단차가 낮은 부분에 증착된 CMP 버퍼층(30)도 연마되기 때문에 이를 방지하기 위해 낮은 연마입력으로 실시한 것이다.(도 2a 참조)
다음, 상기 노출된 HDP-산화막(28)을 HF계 용액을 이용한 습식 또는 건식 방법으로 일정부분을 제거한다.
이때, 상기 건식방법은 HF 와 H2O 가 1 : 10 ∼ 100 인 혼합가스를 사용하여 실시하며, 상기 습식방법은 HF/H2O 또는 BOE/H2O의 혼합용액을 사용하여 실시한다. 여기서, 상기 습식방법에 사용되는 BOE 와 H2O 의 혼합용액은 1 : 10 ∼ 100 혼합비로 형성된 것이다.(도 2b 참조)
다음, CMP공정으로 상기 CVD 버퍼층(30)과 HDP-산화막(28)을 연마하여 상기 질화막(24)을 노출시키도록 평탄화식각한다.
이때, 상기 CMP 공정은 SiO2, Al2O3, TiO2, CeO2중에서 선택된 한가지 또는KOH 와 NH4OH 중의 한가지 연마용 슬러리를 선택하여 실시하며, 상기 슬러리에 함유되는 연마제 함량은 무게분율로 슬러리 전체의 1 ∼ 20% 가 사용된다.
여기서, 상기 CMP 공정은 넓은 활성영역 즉 넓은 질화막(24) 상부의 중심부에 연마되지 않은 산화막이 잔류하는 것을 근본적으로 방지할 수 있따.(도 2c 참조)
상기한 바와 같이 본 발명에 따르면, 두 차례의 CMP공정을 실시하여 소자분리막을 형성함으로써 액티브영역의 폭이 넓을수록 증착되는 두께가 증가하는 현상에 관계없이 CMP공정을 적용하여 균일한 두께로 평탄화할 수 있어 소자의 공정수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (15)

  1. 반도체 기판 상부에 패드산화막과 질화막을 순차적으로 형성하는 공정과,
    소자분리용 마스크를 이용한 사진식각공정으로 상기 질화막, 패드산화막 및 일정두께의 반도체기판을 식각하여 트랜치를 형성하는 공정과,
    상기 트랜치를 매립하는 HDP-산화막을 전체표면상부에 형성하는 공정과,
    상기 HDP-산화막 상부에 CMP 버퍼층을 형성하는 공정과,
    단차가 높은 부분의 CMP 버퍼층 일부분을 CMP공정으로 연마하여 단차가 높은 부분의 HDP-산화막을 노출시키는 공정과,
    상기 노출된 HDP-산화막을 습식 또는 건식 방법으로 일정부분 제거하는 공정과,
    상기 질화막이 노출될 때까지 상기 CMP 버퍼층 및 HDP-산화막을 CMP 하여 평탄화시키는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  2. 제 1 항에 있어서, 상기 패드산화막은 100 ∼ 500Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  3. 제 1 항에 있어서, 상기 질화막은 500 ∼ 3000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  4. 제 1 항에 있어서, 상기 트랜치는 1500 ∼ 6000Å 두께의 깊이로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  5. 제 1 항에 있어서, 상기 CMP 버퍼층은 500 ∼ 3000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  6. 제 1 항에 있어서, 상기 CMP 버퍼층은 넌도프드 CVD산화막, 인이인-스튜 도프된 CVD산화막, 다결정실리콘 및 비정질실리콘 중에서 선택된 한가지로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  7. 제 1 항에 있어서, 상기 HDP-산화막은 2000 ∼ 20000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  8. 제 1 항에 있어서, 상기 CMP공정시 연마용 슬러리는 SiO2, Al2O3, TiO2또는 CeO2이거나 KOH 또는 NH4OH 중의 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  9. 제 1 항에 있어서, 상기 CMP 공정의 슬러리는 연마제 함유량의 무게 분율이1 ∼ 20% 인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  10. 제 1 항에 있어서, 상기 CMP 공정의 슬러리는 상기 연마제의 함량을 조절하기 위해 순수가 1 ∼ 50 배로 희석된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  11. 제 1 항에 있어서, 상기 CMP 공정의 연마 압력은 1 ∼ 6 PSI 인 범위에서 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  12. 제 1 항에 있어서, 상기 노출된 HDP-산화막의 건식 제거방법은 HF와 H2O 의 혼합가스를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  13. 제 1 항에 있어서, 상기 노출된 HDP-산화막의 습식 제거방법은 HF와 H2O 또는 BOE와 H2O의 혼합용액을 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  14. 제 13 항에 있어서, 상기 노출된 HDP-산화막의 습식용액인 HF와 H2O의 혼합비가 1 : 10 ∼ 100 인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  15. 제 13 항에 있어서, 상기 노출된 HDP-산화막의 습식용액인 BOE와 H2O의 혼합비가 1 : 10 ∼ 100 인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100857575B1 (ko) * 2002-06-21 2008-09-09 매그나칩 반도체 유한회사 반도체소자의 소자분리막 제조방법
KR100453908B1 (ko) * 2002-07-23 2004-10-20 아남반도체 주식회사 반도체 소자의 산화막 식각용 화학 용액
KR100478484B1 (ko) * 2002-10-09 2005-03-28 동부아남반도체 주식회사 반도체 소자의 트렌치 형성 방법
KR100821488B1 (ko) * 2006-12-28 2008-04-14 동부일렉트로닉스 주식회사 반도체 소자의 격리막 형성방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5913342A (ja) * 1982-07-15 1984-01-24 Toshiba Corp 半導体装置の製造方法
US4962064A (en) * 1988-05-12 1990-10-09 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
JPH03159258A (ja) * 1989-11-17 1991-07-09 Fujitsu Ltd 半導体装置の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5913342A (ja) * 1982-07-15 1984-01-24 Toshiba Corp 半導体装置の製造方法
US4962064A (en) * 1988-05-12 1990-10-09 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
JPH03159258A (ja) * 1989-11-17 1991-07-09 Fujitsu Ltd 半導体装置の製造方法

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