KR100451499B1 - 반도체소자의소자분리막형성방법 - Google Patents

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Abstract

본 발명은 액티브 영역의 손상없이 산화막의 연마를 용이하게 제어할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다. 이를 위한 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막 및 패드 산화막을 패터닝하여 상기 기판의 소정부분을 노출시키는 단계; 상기 기판의 노출된 부분을 소정깊이만큼 식각하여 트렌치를 형성하는 단계; 상기 기판 전면에 상기 트렌치를 매립시키는 산화막을 형성하는 단계; 상기 산화막을 소정두께만큼 일부 제 1 전면식각하여 상기 산화막의 표면을 평탄화하는 단계; 상기 질화막이 노출되는 시점까지 상기 1 차 식각된 산화막을 제 2 전면식각하는 단계; 및 상기 질화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트렌치 기술을 이용한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
소자 분리(ISOLATION) 기술이란 집적 소자를 구성하는 개별 소자를 전기적 및 구조적으로 서로 분리시켜, 각 소자가 인접한 소자의 간섭을 받지 않고 주어진 기능을 독자적으로 수행할 수 있도록 하는데 필요한 기능을 집적 소자 제조시 부여하는 기술이다. 이러한 소자 분리 방법으로서 반도체 장치의 고집적화, 고속화 경향에 대응하여, 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 방법이 대두되었다.
상기한 STI방법을 이용한 반도체 소자의 소자분리막 형성방법을 도 1을 참조하여 설명한다.
도 1을 참조하면, 반도체 기판(10) 상에 패드 산화막(미도시) 및 질화막(미도시)을 순차적으로 증착하고, 기판(10)의 비활성영역이 노출되도록 질화막 및 패드산화막을 패터닝하여 소자분리용 마스크를 형성한다. 상기 마스크를 이용하여 노출된 기판(10)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치에 매립되도록 기판 전면에 산화막을 형성한다. 그런 다음, 질화막이 노출될 때까지 산화막을 전면식각하고, 질화막 및 패드 산화막을 제거한 후, 기판(10)의 표면이 노출될 때까지 산화막을 전면식각하여 소자분리막(14A)을 형성한다.
한편, 상기한 STI 방법에서, 산화막의 전면식각은 화학기계연마(Chemical Mechanical Polishing; CMP) 기술로 진행하는데, 이때 질화막의 손실로 인하여 소자가 형성되는 액티브 영역이 손상되는 문제가 발생된다. 이를 방지하기 위하여, 연마시 산화막과 질화막간의 연마선택비가 우수한 슬러리를 이용하는데, 이러한 경우에는 슬러리 자체의 화학적 또는 물리적 특성에 의해 트렌치를 매립하기 위하여 과도 증착된 산화막이 연마되지 않는 문제가 발생한다. 즉, 산화막과 질화막의 연마선택비를 증가시키기 위하여 설정한 공정조건에서 질화막의 연마를 최소화하기 위하여 연마압력을 낮추고, 과도증착된 산화막에 의해 발생된 단차에 의해 연마속도가 느려지기 때문이다. 반면, 연마압력 및 연마속도를 증가시키게 되면, 연마정지점을 제어하기가 어렵고 연마시 가해지는 높은 압력에 의해 연마선택비가 저하된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 액티브 영역의 손상없이 산화막의 연마를 용이하게 제어할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
20 : 반도체 기판 21 : 패드 산화막
22 : 질화막 23 : 트렌치
24 : 산화막 24A : 소자분리막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은,
반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계;
상기 질화막 및 패드 산화막을 패터닝하여 상기 기판의 소정부분을 노출시키는 단계;
상기 기판의 노출된 부분을 소정깊이만큼 식각하여 트렌치를 형성하는 단계;
상기 기판 전면에 상기 트렌치를 매립시키는 산화막을 형성하는 단계;
상기 산화막을 소정두께만큼 일부 제 1 전면식각하여 상기 산화막의 표면을 평탄화하는 단계;
상기 질화막이 노출되는 시점까지 상기 1 차 식각된 산화막을 제 2 전면식각하는 단계; 및
상기 질화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 패드산화막은 10 내지 100Å의 두께로 형성하는 것을 특징으로 한다.
상기 질화막은 저압 화학기상증착방식 또는 플라즈마 보조 화학기상증착방식 중 어느 하나를 이용하는 것을 특징으로 한다.
상기 질화막은 100 내지 3,000Å의 두께로 형성하는 것을 특징으로 한다.
상기 트렌치는 2,000 내지 5,000Å의 깊이로 형성하는 것을 특징으로 한다.
상기 산화막은 4,000 내지 10,000Å의 두께로 형성하는 것을 특징으로 한다.
상기 제 1 전면식각 단계는 퓸드 또는 콜로이드 중 어느 하나의 형태의 실리카로 구성된 슬러리를 이용하여 화학기계연마로 진행하는 것을 특징으로 한다.
상기 제 1 전면식각시 상기 산화막을 1,000 내지 9,000Å의 두께만큼 제거하는 것을 특징으로 한다.
상기 화학기계연마는 0.5 내지 30wt% 농도의 연마제와, 2 내지 13의 pH를 갖는 연마용액을 이용하여 진행하는 것을 특징으로 한다.
상기 제 2 전면식각은 상기 산화막과 질화막의 식각선택비가 2 : 1 내지 500 : 1인 세리아로 구성된 슬러리를 이용하여 진행하는 것을 특징으로 한다.
상기 질화막은 1 내지 13의 pH를 갖는 용액으로 30 내지 300℃의 온도에서 제거하는 것을 특징으로 한다.
상기 용액은 HCl, H3PO4, H2SO4, NH4OH, HNO3, HF 및 이들 각각의 혼합 용액 중 선택되는 하나인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(20) 상에 패드 산화막(21) 및 SiN막과 같은 질화막(22)을 순차적으로 증착한다. 여기서, 패드 산화막(21)은 질화막(22)으로 인한 스트레스를 완화시키는 막으로서, 게이트 산화막인 열산화막으로 10 내지 100Å의 두께로 형성한다. 또한, 질화막(22)은 O2와 H2O의 확산을 방지하는 확산방지막으로서 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방식 또는 플라즈마 보조(Plasma Enhanced) CVD로, 100 내지 3,000Å의 두께로 형성한다. 질화막(22) 및 패드 산화막(21)을 기판(20)의 비활성영역이 노출되도록 패터닝한다.
도 2b를 참조하면, 패터닝된 질화막(22) 및 패드 산화막(21)을 식각 마스크로 하여 노출된 기판(20)을 2,000 내지 5,000Å의 깊이로 식각하여 트렌치(23)를 형성한다. 그런 다음, 트렌치(23)에 매립되도록 기판 전면에 갭필(gap filling) 능력이 우수한 산화막(24)을 두껍게 형성한다. 바람직하게, 산화막(24)은 4,000 내지 10,000Å의 두께로 형성한다. 이때, 도시되지는 않았지만, 산화막(24)은 불균일한 표면을 갖는다.
도 2c를 참조하면, 먼저 연마균일도가 우수하고 비교적 높은 압력에서 연마가 가능한 퓸드(fumed) 또는 콜로이드같은(colloidal) 형태의 실리카(SiO2)로 구성된 슬러리를 이용한 CMP로 산화막(24)을 소정두께, 바람직하게 1,000 내지 9,000Å의 두께만큼 일부 제 1 전면식각하여 산화막(24) 표면을 평탄화시킨다. 이때, 연마제의 농도는 0.5 내지 30wt%이고, 연마제 용액의 pH는 2 내지 13이다. 그런 다음, 산화막(24)과 질화막(22)의 식각선택비가 높은 슬러리, 바람직하게 식각선택비가 2 : 1 내지 500 : 1인 세리아(CeO2)로 구성된 슬러리를 이용하여, 낮은 압력과 적절한 연마패드속도로 산화막(24)을 제 2 전면식각하여 질화막(22)을 노출시킨다. 즉, 고선택비를 갖는 세리아(CeO2)로 구성된 슬러리를 이용하게 되면, CMP 공정시 공정만진을 충분히 확보할 뿐만 아니라, 실리카에 비해 공정단가가 낮기 때문에, 제조비용을 감소시키는 효과가 있다.
도 2d를 참조하면, 1 내지 13의 pH를 갖는 용액으로 30 내지 300℃의 온도에서 질화막(22)을 제거한다. 이때, 상기한 용액으로서 HCl, H3PO4, H2SO4, NH4OH, HNO3, HF 또는 이들 각각의 혼합용액을 이용한다. 그런 다음, 패드 산화막(21)을 제거하고, 산화막(24)을 다시 기판(20)이 노출될 때까지 제 3 전면식각하여, 기판의 표면을 평탄화함과 동시에 소자분리막(24A)을 형성한다.
상기한 본 발명에 의하면, 트렌치형 소자분리막의 형성시 산화막의 표면을 평탄화시킨 다음, 질화막이 노출될 때까지 다시 전면식각함으로써, 슬러리의 식각선택비를 극대화할 수 있을 뿐만 아니라, 실리카에 비해 공정단가가 낮은 세리아를 이용하기 때문에 제조비용이 감소되는 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (9)

  1. 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막 및 패드 산화막을 패터닝하여 상기 기판의 소정부분을 노출시키는 단계; 상기 기판의 노출된 부분을 소정깊이만큼 식각하여 트렌치를 형성하는 단계; 상기 기판 전면에 상기 트렌치를 매립시키는 산화막을 형성하는 단계; 상기 산화막을 소정두께만큼 일부 제 1 전면식각하여 상기 산화막의 표면을 평탄화하는 단계; 상기 질화막이 노출되는 시점까지 상기 1차 식각된 산화막을 제 2 전면식각하는 단계; 및, 상기 질화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법에 있어서,
    상기 1차 전면식각공정은 퓸드 또는 콜로이드같은 형태의 실리카로 구성된 슬러리를 이용한 화학기계연마로 진행하되, 상기 화학기계연마는 0.5 내지 30wt％ 농도의 연마제와 2 내지 13의 pH를 갖는 연마용액을 이용하여 진행하며,
    상기 제 2 전면식각은 상기 산화막과 질화막의 식각선택비가 2 : 1 내지 500 : 1인 세리아로 구성된 슬러리를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 패드산화막은 10 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 질화막은 저압 화학기상증착방식 및 플라즈마 보조 화학기상증착방식 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 질화막은 100 내지 3,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 트렌치는 2,000 내지 5,000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서, 상기 산화막은 4,000 내지 10,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서, 상기 제 1 전면식각시 상기 산화막을 1,000 내지 9,000Å의 두께만큼 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제 1 항에 있어서, 상기 질화막은 1 내지 13의 pH를 갖는 용액으로 30 내지 300℃의 온도에서 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 8 항에 있어서, 상기 용액은 HCl, H3PO4, H2SO4, NH4OH, HNO3, HF 및 이들 각각의 혼합용액 중 선택되는 하나인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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