JP2000036533A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000036533A JP2000036533A JP10337515A JP33751598A JP2000036533A JP 2000036533 A JP2000036533 A JP 2000036533A JP 10337515 A JP10337515 A JP 10337515A JP 33751598 A JP33751598 A JP 33751598A JP 2000036533 A JP2000036533 A JP 2000036533A
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Abstract
(57)【要約】 （修正有）
【課題】 活性領域が密な部分と疎な部分とが混在する
場合であっても、トレンチ素子分離技術により平坦性の
良好な素子分離構造を形成することができ、素子の特性
および信頼性の向上を図ることができると共に、素子設
計を容易に行うことができる半導体装置の製造方法を提
供する。 【解決手段】 Ｓｉ基板１上に所定形状の第１の膜とし
てのＳｉＮ膜３を形成し、ＳｉＮ膜３をマスクとしてエ
ッチングすることによりＳｉ基板１の素子分離領域に対
応する部分にトレンチ４ａ，４ｂを形成する。全面に第
２の膜としての埋め込みＳｉＯ2 膜６を形成した後、埋
め込みＳｉＯ2 膜６上のうち、少なくとも孤立した凸部
５ａを取り囲む広いトレンチ４ｂに対応する部分に第３
の膜としてのＳｉＮ膜７を形成する。ＣＭＰ法により埋
め込みＳｉＯ2 膜６およびＳｉＮ膜７を研磨した後、Ｃ
ＭＰ法によりＳｉＮ膜３を研磨ストッパーとして埋め込
みＳｉＯ2 膜６を研磨する。
場合であっても、トレンチ素子分離技術により平坦性の
良好な素子分離構造を形成することができ、素子の特性
および信頼性の向上を図ることができると共に、素子設
計を容易に行うことができる半導体装置の製造方法を提
供する。 【解決手段】 Ｓｉ基板１上に所定形状の第１の膜とし
てのＳｉＮ膜３を形成し、ＳｉＮ膜３をマスクとしてエ
ッチングすることによりＳｉ基板１の素子分離領域に対
応する部分にトレンチ４ａ，４ｂを形成する。全面に第
２の膜としての埋め込みＳｉＯ2 膜６を形成した後、埋
め込みＳｉＯ2 膜６上のうち、少なくとも孤立した凸部
５ａを取り囲む広いトレンチ４ｂに対応する部分に第３
の膜としてのＳｉＮ膜７を形成する。ＣＭＰ法により埋
め込みＳｉＯ2 膜６およびＳｉＮ膜７を研磨した後、Ｃ
ＭＰ法によりＳｉＮ膜３を研磨ストッパーとして埋め込
みＳｉＯ2 膜６を研磨する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、特に、トレンチ素子分離技術により素子間
分離を行うようにした半導体装置の製造方法に関する。
方法に関し、特に、トレンチ素子分離技術により素子間
分離を行うようにした半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年のＵＬＳＩなどに見られるように、
半導体装置の高集積化および高性能化が進展するにつれ
て、集積される素子、例えばＭＯＳＦＥＴにおいても、
ゲート電極や素子分離領域の微細化、ならびに、それら
の距離の縮小化の要求が益々厳しくなっている。
半導体装置の高集積化および高性能化が進展するにつれ
て、集積される素子、例えばＭＯＳＦＥＴにおいても、
ゲート電極や素子分離領域の微細化、ならびに、それら
の距離の縮小化の要求が益々厳しくなっている。
【０００３】ゲート電極の微細化については、リソグラ
フィ工程に用いる露光装置の性能に依るところが大きい
が、素子分離領域の微細化および素子分離領域とゲート
電極との距離の縮小化については、先端リソグラフィ技
術の他に、ＳＴＩ（ShallowTrench Isolation）技術の
ようなトレンチ素子分離技術も注目を集めている。
フィ工程に用いる露光装置の性能に依るところが大きい
が、素子分離領域の微細化および素子分離領域とゲート
電極との距離の縮小化については、先端リソグラフィ技
術の他に、ＳＴＩ（ShallowTrench Isolation）技術の
ようなトレンチ素子分離技術も注目を集めている。
【０００４】ＬＳＩにおける基板の素子間分離には、こ
こ１０年来、ＬＯＣＯＳ(Local Oxidation of Silicon)
法のような選択酸化技術が用いられてきた。ＬＯＣＯＳ
法は、窒化シリコン（Ｓｉ3 Ｎ4 ）膜をマスクとしてＳ
ｉ基板自身を熱酸化させるため、プロセスが簡潔で、酸
化膜の素子応力の問題も少なく、また、得られる酸化シ
リコン（ＳｉＯ2 ）膜（フィールド絶縁膜）の膜質が良
好であるという大きな利点がある。そのため、ＬＯＣＯ
Ｓ法は、技術革新の激しいＬＳＩプロセスにおいても、
改良を重ねつつ使われ続けてきた。
こ１０年来、ＬＯＣＯＳ(Local Oxidation of Silicon)
法のような選択酸化技術が用いられてきた。ＬＯＣＯＳ
法は、窒化シリコン（Ｓｉ3 Ｎ4 ）膜をマスクとしてＳ
ｉ基板自身を熱酸化させるため、プロセスが簡潔で、酸
化膜の素子応力の問題も少なく、また、得られる酸化シ
リコン（ＳｉＯ2 ）膜（フィールド絶縁膜）の膜質が良
好であるという大きな利点がある。そのため、ＬＯＣＯ
Ｓ法は、技術革新の激しいＬＳＩプロセスにおいても、
改良を重ねつつ使われ続けてきた。
【０００５】しかしながら、半導体装置の微細化が進
み、いわゆる０．２５μｍ世代が本格化してくると、Ｌ
ＯＣＯＳ法による素子間分離は、微細化の観点から限界
が来ると言われている。これは、ＬＯＣＯＳ法の場合、
Ｓｉ基板を熱酸化する際に横方向にも酸化反応が広が
り、いわゆるバーズビークが発生することにより、素子
分離ピッチがマスクのＳｉ3 Ｎ4 膜の開口幅よりもバー
ズビークの進入分だけ広くなってしまうためである。バ
ーズビークの抑制には、マスクのＳｉ3 Ｎ4 膜の直下の
パッド酸化膜を削除する方法が効果的だが、この場合、
Ｓｉ3 Ｎ4 膜によるＳｉ基板への応力が結晶欠陥を引き
起こすという問題が生じる。よって、トータルではやは
りバーズビークが致命的となり、ＬＯＣＯＳ法の場合、
微細化は非常に困難であると言わざるを得ない。
み、いわゆる０．２５μｍ世代が本格化してくると、Ｌ
ＯＣＯＳ法による素子間分離は、微細化の観点から限界
が来ると言われている。これは、ＬＯＣＯＳ法の場合、
Ｓｉ基板を熱酸化する際に横方向にも酸化反応が広が
り、いわゆるバーズビークが発生することにより、素子
分離ピッチがマスクのＳｉ3 Ｎ4 膜の開口幅よりもバー
ズビークの進入分だけ広くなってしまうためである。バ
ーズビークの抑制には、マスクのＳｉ3 Ｎ4 膜の直下の
パッド酸化膜を削除する方法が効果的だが、この場合、
Ｓｉ3 Ｎ4 膜によるＳｉ基板への応力が結晶欠陥を引き
起こすという問題が生じる。よって、トータルではやは
りバーズビークが致命的となり、ＬＯＣＯＳ法の場合、
微細化は非常に困難であると言わざるを得ない。
【０００６】そこで、ＬＯＣＯＳ法に代わる素子間分離
技術として本命視されているのが、上述のトレンチ素子
分離技術である。
技術として本命視されているのが、上述のトレンチ素子
分離技術である。
【０００７】特に、最近では、半導体装置のシステムＬ
ＳＩ化に伴い、ＤＲＡＭなどのメモリ素子とロジック素
子とを同一半導体基板上に混載した半導体装置の開発が
進められており、このような半導体装置においては、素
子の微細化に伴い、素子分離技術が従来のＬＯＣＯＳ法
のような選択酸化技術から、ＳＴＩ技術のようなトレン
チ素子分離技術へと変化している。
ＳＩ化に伴い、ＤＲＡＭなどのメモリ素子とロジック素
子とを同一半導体基板上に混載した半導体装置の開発が
進められており、このような半導体装置においては、素
子の微細化に伴い、素子分離技術が従来のＬＯＣＯＳ法
のような選択酸化技術から、ＳＴＩ技術のようなトレン
チ素子分離技術へと変化している。
【０００８】トレンチ素子分離技術とは、Ｓｉ基板のよ
うな半導体基板に溝（トレンチ）を形成し、そのトレン
チにＳｉＯ2 のような絶縁物を埋め込むことにより、素
子分離領域にフィールド絶縁膜を形成する方法である。
この際、トレンチに絶縁物を埋め込む手法としては、例
えば、トレンチが形成された半導体基板の全面にＳｉＯ
2 膜を形成した後、トレンチの内部以外の部分に形成さ
れたＳｉＯ2 膜を化学機械研磨（ＣＭＰ）法により研
磨、除去する手法が用いられる。
うな半導体基板に溝（トレンチ）を形成し、そのトレン
チにＳｉＯ2 のような絶縁物を埋め込むことにより、素
子分離領域にフィールド絶縁膜を形成する方法である。
この際、トレンチに絶縁物を埋め込む手法としては、例
えば、トレンチが形成された半導体基板の全面にＳｉＯ
2 膜を形成した後、トレンチの内部以外の部分に形成さ
れたＳｉＯ2 膜を化学機械研磨（ＣＭＰ）法により研
磨、除去する手法が用いられる。
【０００９】このトレンチ素子分離技術は、エッチング
により基板にトレンチを形成し、そのトレンチに絶縁物
を埋め込むことにより素子分離領域にフィールド絶縁膜
を形成するようにしているため、設計寸法からの変換差
が少なく、微細化には原理的に適している。また、トレ
ンチに絶縁物を埋め込んだ後、ＣＭＰなどの手法により
平坦化を行うようにしているため、高精度リソグラフィ
に必要な平坦性に対しても有利と言える。
により基板にトレンチを形成し、そのトレンチに絶縁物
を埋め込むことにより素子分離領域にフィールド絶縁膜
を形成するようにしているため、設計寸法からの変換差
が少なく、微細化には原理的に適している。また、トレ
ンチに絶縁物を埋め込んだ後、ＣＭＰなどの手法により
平坦化を行うようにしているため、高精度リソグラフィ
に必要な平坦性に対しても有利と言える。
【００１０】このように、次世代デバイスへの適用がも
はや不可欠になってきているトレンチ素子分離技術では
あるが、実用化に向けては未だ課題が多いと言わざるを
得ない。
はや不可欠になってきているトレンチ素子分離技術では
あるが、実用化に向けては未だ課題が多いと言わざるを
得ない。
【００１１】ここで、図面を参照して、従来のトレンチ
素子分離技術により素子間分離を行うようにした従来の
半導体装置の製造方法について説明する。ここでは、Ｄ
ＲＡＭとロジック素子とを同一半導体基板上に混載した
システムＬＳＩのような半導体装置を製造する場合を例
に説明する。
素子分離技術により素子間分離を行うようにした従来の
半導体装置の製造方法について説明する。ここでは、Ｄ
ＲＡＭとロジック素子とを同一半導体基板上に混載した
システムＬＳＩのような半導体装置を製造する場合を例
に説明する。
【００１２】従来のトレンチ素子分離技術においては、
まず、図７Ａに示すように、Ｓｉ基板１０１の表面に、
熱酸化法により厚さ５〜２０ｎｍ程度のパッドＳｉＯ2
膜１０２を形成する。次に、減圧化学気相成長（ＣＶ
Ｄ）法により、全面に、厚さ５０〜２５０ｎｍ程度の窒
化シリコン（ＳｉＮ）膜１０３を形成する。次に、Ｓｉ
Ｎ膜１０３上にリソグラフィ法により所定形状のレジス
トパターン（図示せず）を形成する。このリソグラフィ
工程は、例えば光源にＫｒＦエキシマレーザを用いたス
テッパを用いて行う。このレジストパターンは、Ｓｉ基
板１０１の活性領域となる部分を覆い素子分離領域とな
る部分に開口部を有する。次に、このレジストパターン
をマスクとして、反応性イオンエッチング（ＲＩＥ）法
によりＳｉＮ膜１０３をエッチングする。これにより、
ＳｉＮ膜１０３の素子分離領域に対応する部分に開口部
が形成される。その後、エッチングマスクとして用いた
レジストパターンを除去する。
まず、図７Ａに示すように、Ｓｉ基板１０１の表面に、
熱酸化法により厚さ５〜２０ｎｍ程度のパッドＳｉＯ2
膜１０２を形成する。次に、減圧化学気相成長（ＣＶ
Ｄ）法により、全面に、厚さ５０〜２５０ｎｍ程度の窒
化シリコン（ＳｉＮ）膜１０３を形成する。次に、Ｓｉ
Ｎ膜１０３上にリソグラフィ法により所定形状のレジス
トパターン（図示せず）を形成する。このリソグラフィ
工程は、例えば光源にＫｒＦエキシマレーザを用いたス
テッパを用いて行う。このレジストパターンは、Ｓｉ基
板１０１の活性領域となる部分を覆い素子分離領域とな
る部分に開口部を有する。次に、このレジストパターン
をマスクとして、反応性イオンエッチング（ＲＩＥ）法
によりＳｉＮ膜１０３をエッチングする。これにより、
ＳｉＮ膜１０３の素子分離領域に対応する部分に開口部
が形成される。その後、エッチングマスクとして用いた
レジストパターンを除去する。
【００１３】次に、上述のように開口部が形成されたＳ
ｉＮ膜１０３をマスクとして、ＲＩＥ法によりパッドＳ
ｉＯ2 膜１０２およびＳｉ基板１０１を、Ｓｉ基板１０
１の表面と垂直方向に異方性エッチングすることによ
り、トレンチ１０４ａおよびトレンチ１０４ｂを形成す
る。このようにＳｉ基板１０１にトレンチ１０４ａ、１
０４ｂが形成されたことにより、これらのトレンチ１０
４ａ、１０４ｂで囲まれた活性領域に対応する部分に凸
部１０５ａ、１０５ｂが形成される。
ｉＮ膜１０３をマスクとして、ＲＩＥ法によりパッドＳ
ｉＯ2 膜１０２およびＳｉ基板１０１を、Ｓｉ基板１０
１の表面と垂直方向に異方性エッチングすることによ
り、トレンチ１０４ａおよびトレンチ１０４ｂを形成す
る。このようにＳｉ基板１０１にトレンチ１０４ａ、１
０４ｂが形成されたことにより、これらのトレンチ１０
４ａ、１０４ｂで囲まれた活性領域に対応する部分に凸
部１０５ａ、１０５ｂが形成される。
【００１４】ここで、トレンチ１０４ａは狭い素子分離
領域に対応する部分に形成されたものであり、トレンチ
１０４ｂは広い素子分離領域に対応する部分に形成され
たものである。狭いトレンチ１０４ａの一方向における
幅は、例えば、トレンチ深さとほぼ同程度またはそれ以
下であり、広いトレンチ１０４ｂの一方向における幅
は、例えば１μｍ以上である。一例を挙げると、狭いト
レンチ１０４ａの一方向における幅は０．２５μｍ程度
であり、広いトレンチ１０４ｂの一方向における幅は数
μｍ程度である。また、凸部１０５ａは狭い活性領域に
対応する部分に形成されたものであり、凸部１０５ｂは
広い活性領域に対応する部分に形成されたものである。
これらの凸部１０５ａ、１０５ｂのうち、狭い凸部１０
５ａの一方向における幅は例えば０．３μｍであり、広
い凸部１０５ｂの一方向における幅は例えば数μｍ程度
である。
領域に対応する部分に形成されたものであり、トレンチ
１０４ｂは広い素子分離領域に対応する部分に形成され
たものである。狭いトレンチ１０４ａの一方向における
幅は、例えば、トレンチ深さとほぼ同程度またはそれ以
下であり、広いトレンチ１０４ｂの一方向における幅
は、例えば１μｍ以上である。一例を挙げると、狭いト
レンチ１０４ａの一方向における幅は０．２５μｍ程度
であり、広いトレンチ１０４ｂの一方向における幅は数
μｍ程度である。また、凸部１０５ａは狭い活性領域に
対応する部分に形成されたものであり、凸部１０５ｂは
広い活性領域に対応する部分に形成されたものである。
これらの凸部１０５ａ、１０５ｂのうち、狭い凸部１０
５ａの一方向における幅は例えば０．３μｍであり、広
い凸部１０５ｂの一方向における幅は例えば数μｍ程度
である。
【００１５】この半導体装置においては、例えばＤＲＡ
Ｍ形成領域に対応する領域ａには、狭いトレンチ１０４
ａと狭い凸部１０５ａとが周期的に形成されており、凸
部パターンが密に形成されている。一方、例えばＩ／Ｏ
部やキャパシタ形成領域（周辺回路形成領域）に対応す
る領域ｂには、広いトレンチ１０４ｂの間に狭い凸部１
０５ａが孤立して形成されており、凸部パターンが疎に
形成されている。この場合、広い素子分離領域間に孤立
した活性領域（広いトレンチ１０４ｂ間に孤立した凸部
１０５ａ）は、隣接する活性領域から１μｍ以上離れて
いる。また、領域ｂには、広い凸部１０５ｂが形成され
ており、この部分では凸部パターンが密となっている。
Ｍ形成領域に対応する領域ａには、狭いトレンチ１０４
ａと狭い凸部１０５ａとが周期的に形成されており、凸
部パターンが密に形成されている。一方、例えばＩ／Ｏ
部やキャパシタ形成領域（周辺回路形成領域）に対応す
る領域ｂには、広いトレンチ１０４ｂの間に狭い凸部１
０５ａが孤立して形成されており、凸部パターンが疎に
形成されている。この場合、広い素子分離領域間に孤立
した活性領域（広いトレンチ１０４ｂ間に孤立した凸部
１０５ａ）は、隣接する活性領域から１μｍ以上離れて
いる。また、領域ｂには、広い凸部１０５ｂが形成され
ており、この部分では凸部パターンが密となっている。
【００１６】次に、ＣＶＤ法により、トレンチ１０４
ａ、１０４ｂの内部を埋めるように、全面に所定の厚さ
の埋め込みＳｉＯ2 膜１０６を形成する。
ａ、１０４ｂの内部を埋めるように、全面に所定の厚さ
の埋め込みＳｉＯ2 膜１０６を形成する。
【００１７】次に、図７Ｂに示すように、ＣＭＰ法によ
り、ＳｉＯ2 の研磨レートがＳｉＮの研磨レートより大
きくなる条件で、凸部１０５ａ、１０５ｂ上のＳｉＮ膜
１０３を研磨ストッパーとして、ＳｉＮ膜１０３上の埋
め込みＳｉＯ2 膜１０６がほぼ完全に除去されるまで研
磨を行う。このＣＭＰにおいては、例えば、研磨材にシ
リカを用いたスラリーを用いる。これにより、トレンチ
１０４ａ、１０４ｂの内部以外の部分に形成された埋め
込みＳｉＯ2 膜１０６が除去され、これらのトレンチ１
０４ａ、１０４ｂの内部のみに埋め込みＳｉＯ2 膜１０
６が残される。
り、ＳｉＯ2 の研磨レートがＳｉＮの研磨レートより大
きくなる条件で、凸部１０５ａ、１０５ｂ上のＳｉＮ膜
１０３を研磨ストッパーとして、ＳｉＮ膜１０３上の埋
め込みＳｉＯ2 膜１０６がほぼ完全に除去されるまで研
磨を行う。このＣＭＰにおいては、例えば、研磨材にシ
リカを用いたスラリーを用いる。これにより、トレンチ
１０４ａ、１０４ｂの内部以外の部分に形成された埋め
込みＳｉＯ2 膜１０６が除去され、これらのトレンチ１
０４ａ、１０４ｂの内部のみに埋め込みＳｉＯ2 膜１０
６が残される。
【００１８】次に、図示は省略するが、例えば基板に対
して熱リン酸処理を施すことにより、活性領域に対応す
る凸部１０５ａ、１０５ｂ上のＳｉＮ膜１０３を除去す
る。次に、例えばフッ酸を用いたウエットエッチング法
により凸部１０５ａ、１０５ｂ上のパッドＳｉＯ2 膜１
０２を除去する。以上のようにして、トレンチ素子分離
技術により素子間分離が行われる。
して熱リン酸処理を施すことにより、活性領域に対応す
る凸部１０５ａ、１０５ｂ上のＳｉＮ膜１０３を除去す
る。次に、例えばフッ酸を用いたウエットエッチング法
により凸部１０５ａ、１０５ｂ上のパッドＳｉＯ2 膜１
０２を除去する。以上のようにして、トレンチ素子分離
技術により素子間分離が行われる。
【００１９】次に、活性領域の表面を犠牲酸化した後、
活性領域中に不純物の導入を行う。次に、ウエットエッ
チング法により犠牲酸化膜を除去した後、熱酸化法によ
り活性領域の表面にＳｉＯ2 からなるゲート絶縁膜を形
成する。次に、ＣＶＤ法により、ゲート電極材料として
の多結晶Ｓｉ膜を全面に形成した後、ＲＩＥ法によりこ
の多結晶Ｓｉ膜を所定形状にパターニングすることによ
り、ゲート絶縁膜上にゲート電極を形成する。
活性領域中に不純物の導入を行う。次に、ウエットエッ
チング法により犠牲酸化膜を除去した後、熱酸化法によ
り活性領域の表面にＳｉＯ2 からなるゲート絶縁膜を形
成する。次に、ＣＶＤ法により、ゲート電極材料として
の多結晶Ｓｉ膜を全面に形成した後、ＲＩＥ法によりこ
の多結晶Ｓｉ膜を所定形状にパターニングすることによ
り、ゲート絶縁膜上にゲート電極を形成する。
【００２０】以降、従来公知の方法により、ＭＯＳＦＥ
Ｔやキャパシタなどの素子を形成し、目的とする半導体
装置を完成させる。
Ｔやキャパシタなどの素子を形成し、目的とする半導体
装置を完成させる。
【００２１】
【発明が解決しようとする課題】しかしながら、従来の
トレンチ素子分離技術では、活性領域の密な部分と疎な
部分とが混在する場合、平坦性の良好な素子分離構造を
形成することが困難であるという問題があった。
トレンチ素子分離技術では、活性領域の密な部分と疎な
部分とが混在する場合、平坦性の良好な素子分離構造を
形成することが困難であるという問題があった。
【００２２】すなわち、公知のように、ＣＭＰにおける
被研磨膜の研磨速度は、被研磨膜のパターン密度に大き
く依存する。このため、図７Ｂに示すように、広いトレ
ンチ１０４ｂ間に孤立した凸部１０５ａ（孤立した活性
領域）上の埋め込みＳｉＯ2膜１０６にはその他の凸部
パターン（活性領域）が密集した部分に比べて高い研磨
圧力が働き、研磨が早く進行することにより、いわゆる
ディッシングの問題が生じる。よって、他の研磨が遅い
部分の研磨が終了するまで研磨を行うと、この孤立した
凸部１０５ａの部分ではオーバー研磨となり、研磨スト
ッパーとしてのＳｉＮ膜１０３や、場合によってはその
下層のＳｉ基板１０１まで研磨されてしまい、後にＳｉ
基板１０１の活性領域上に形成されるＭＯＳＦＥＴの特
性に悪影響を及ぼす。具体的には、ＭＯＳＦＥＴの逆狭
チャネル効果によりしきい値電圧が低下したり、電流−
電圧特性にキンクが出現するなどの問題が生じる。
被研磨膜の研磨速度は、被研磨膜のパターン密度に大き
く依存する。このため、図７Ｂに示すように、広いトレ
ンチ１０４ｂ間に孤立した凸部１０５ａ（孤立した活性
領域）上の埋め込みＳｉＯ2膜１０６にはその他の凸部
パターン（活性領域）が密集した部分に比べて高い研磨
圧力が働き、研磨が早く進行することにより、いわゆる
ディッシングの問題が生じる。よって、他の研磨が遅い
部分の研磨が終了するまで研磨を行うと、この孤立した
凸部１０５ａの部分ではオーバー研磨となり、研磨スト
ッパーとしてのＳｉＮ膜１０３や、場合によってはその
下層のＳｉ基板１０１まで研磨されてしまい、後にＳｉ
基板１０１の活性領域上に形成されるＭＯＳＦＥＴの特
性に悪影響を及ぼす。具体的には、ＭＯＳＦＥＴの逆狭
チャネル効果によりしきい値電圧が低下したり、電流−
電圧特性にキンクが出現するなどの問題が生じる。
【００２３】また、逆に、凸部パターンが密な部分（活
性領域が密集した領域）では、埋め込みＳｉＯ2 膜１０
６の研磨が遅く進むため、素子分離領域における埋め込
みＳｉＯ2 膜１０６の表面と活性領域におけるＳｉ基板
１０１の表面との間の段差が高くなり、後に、ゲート電
極の加工時に、埋め込みＳｉＯ2 膜１０６による段差部
にゲート電極材料のエッチング残りが生じ、ゲート間が
短絡するという不良が生じる。
性領域が密集した領域）では、埋め込みＳｉＯ2 膜１０
６の研磨が遅く進むため、素子分離領域における埋め込
みＳｉＯ2 膜１０６の表面と活性領域におけるＳｉ基板
１０１の表面との間の段差が高くなり、後に、ゲート電
極の加工時に、埋め込みＳｉＯ2 膜１０６による段差部
にゲート電極材料のエッチング残りが生じ、ゲート間が
短絡するという不良が生じる。
【００２４】このようなＣＭＰ工程における研磨速度の
パターン密度依存性を回避、低減する手法として、例え
ば、活性領域が疎な部分にダミー活性領域を形成する方
法がある。しかしながら、この方法は、デバイス回路毎
にそれぞれダミー活性領域を設計しなければならないと
いう問題がある。
パターン密度依存性を回避、低減する手法として、例え
ば、活性領域が疎な部分にダミー活性領域を形成する方
法がある。しかしながら、この方法は、デバイス回路毎
にそれぞれダミー活性領域を設計しなければならないと
いう問題がある。
【００２５】また、他の手法として、活性領域が密集し
た領域上の埋め込み絶縁膜をドライエッチングなどによ
り予め取り除いてやる方法がある。以下に、この方法を
用いた従来のトレンチ素子分離技術について、図８〜図
１１を参照して説明する。図８〜図１１において、図７
と同一または対応する部分には、同一の符号を付す。
た領域上の埋め込み絶縁膜をドライエッチングなどによ
り予め取り除いてやる方法がある。以下に、この方法を
用いた従来のトレンチ素子分離技術について、図８〜図
１１を参照して説明する。図８〜図１１において、図７
と同一または対応する部分には、同一の符号を付す。
【００２６】この場合、まず、図８Ａに示すように、Ｓ
ｉ基板１０１の表面に、熱酸化法により厚さ１０〜２０
ｎｍ程度のパッドＳｉＯ2 膜１０２を形成する。次に、
化学気相成長（ＣＶＤ）法により、全面に、厚さ１５０
〜２００ｎｍ程度の窒化シリコン（ＳｉＮ）膜１０３を
形成する。次に、リソグラフィ法により、ＳｉＮ膜１０
３上に所定形状のレジストパターン（図示せず）を形成
する。このレジストパターンは、Ｓｉ基板１０１の活性
領域となる部分を覆い素子分離領域となる部分に開口部
を有する。次に、このレジストパターンをマスクとし
て、反応性イオンエッチング（ＲＩＥ）法によりＳｉＮ
膜１０３をエッチングする。これにより、ＳｉＮ膜１０
３の素子分離領域に対応する部分に開口部が形成され
る。その後、エッチングマスクとして用いたレジストパ
ターンを除去する。
ｉ基板１０１の表面に、熱酸化法により厚さ１０〜２０
ｎｍ程度のパッドＳｉＯ2 膜１０２を形成する。次に、
化学気相成長（ＣＶＤ）法により、全面に、厚さ１５０
〜２００ｎｍ程度の窒化シリコン（ＳｉＮ）膜１０３を
形成する。次に、リソグラフィ法により、ＳｉＮ膜１０
３上に所定形状のレジストパターン（図示せず）を形成
する。このレジストパターンは、Ｓｉ基板１０１の活性
領域となる部分を覆い素子分離領域となる部分に開口部
を有する。次に、このレジストパターンをマスクとし
て、反応性イオンエッチング（ＲＩＥ）法によりＳｉＮ
膜１０３をエッチングする。これにより、ＳｉＮ膜１０
３の素子分離領域に対応する部分に開口部が形成され
る。その後、エッチングマスクとして用いたレジストパ
ターンを除去する。
【００２７】次に、上述のように開口部が形成されたＳ
ｉＮ膜１０３をマスクとして、ＲＩＥ法によりパッドＳ
ｉＯ2 膜１０２およびＳｉ基板１０１を、Ｓｉ基板１０
１の表面と垂直方向に異方性エッチングすることによ
り、トレンチ１０４ａおよびトレンチ１０４ｂを形成す
る。この場合、Ｓｉ基板１０１の表面からトレンチ１０
４ａ、１０４ｂの底部までの深さ、すなわちトレンチ深
さは、例えば３００〜４００ｎｍ程度とする。このよう
にトレンチ１０４ａ、１０４ｂが形成されたことによ
り、これらのトレンチ１０４ａ、１０４ｂで囲まれた活
性領域に対応する部分に凸部１０５ａ、１０５ｂが形成
される。
ｉＮ膜１０３をマスクとして、ＲＩＥ法によりパッドＳ
ｉＯ2 膜１０２およびＳｉ基板１０１を、Ｓｉ基板１０
１の表面と垂直方向に異方性エッチングすることによ
り、トレンチ１０４ａおよびトレンチ１０４ｂを形成す
る。この場合、Ｓｉ基板１０１の表面からトレンチ１０
４ａ、１０４ｂの底部までの深さ、すなわちトレンチ深
さは、例えば３００〜４００ｎｍ程度とする。このよう
にトレンチ１０４ａ、１０４ｂが形成されたことによ
り、これらのトレンチ１０４ａ、１０４ｂで囲まれた活
性領域に対応する部分に凸部１０５ａ、１０５ｂが形成
される。
【００２８】ここで、トレンチ１０４ａは狭い素子分離
領域に対応する部分に形成されたものであり、トレンチ
１０４ｂは広い素子分離領域に対応する部分に形成され
たものである。狭いトレンチ１０４ａの一方向における
幅をｘ1 、広いトレンチ１０４ｂの一方向における幅を
ｘ2 、トレンチ深さをｙとすると、ｘ1 は例えばｙとほ
ぼ同程度またはそれ以下であり、ｘ2 は例えばｙの２倍
以上（ｘ2 ≧２ｙ）である。一例を挙げると、狭いトレ
ンチ１０４ａの一方向における幅ｘ1 は例えば０．２５
μｍ程度であり、広いトレンチ１０４ｂの一方向におけ
る幅ｘ2 は例えば数μｍ程度である。また、凸部１０５
ａは狭い活性領域に対応する部分に形成されたものであ
り、凸部１０５ｂは広い活性領域に対応する部分に形成
されたものである。これらの凸部１０５ａ、１０５ｂの
うち、狭い凸部１０５ａの一方向における幅は例えば
０．３μｍであり、広い凸部１０５ｂの一方向における
幅は例えば溝の深さの２倍以上、数μｍ程度である。
領域に対応する部分に形成されたものであり、トレンチ
１０４ｂは広い素子分離領域に対応する部分に形成され
たものである。狭いトレンチ１０４ａの一方向における
幅をｘ1 、広いトレンチ１０４ｂの一方向における幅を
ｘ2 、トレンチ深さをｙとすると、ｘ1 は例えばｙとほ
ぼ同程度またはそれ以下であり、ｘ2 は例えばｙの２倍
以上（ｘ2 ≧２ｙ）である。一例を挙げると、狭いトレ
ンチ１０４ａの一方向における幅ｘ1 は例えば０．２５
μｍ程度であり、広いトレンチ１０４ｂの一方向におけ
る幅ｘ2 は例えば数μｍ程度である。また、凸部１０５
ａは狭い活性領域に対応する部分に形成されたものであ
り、凸部１０５ｂは広い活性領域に対応する部分に形成
されたものである。これらの凸部１０５ａ、１０５ｂの
うち、狭い凸部１０５ａの一方向における幅は例えば
０．３μｍであり、広い凸部１０５ｂの一方向における
幅は例えば溝の深さの２倍以上、数μｍ程度である。
【００２９】この半導体装置においては、例えばＤＲＡ
Ｍ形成領域に対応する領域ａには、狭いトレンチ１０４
ａと狭い凸部１０５ａとが周期的に形成されており、凸
部パターンが密に形成されている。一方、例えばＩ／Ｏ
部やキャパシタ形成領域（周辺回路形成領域）に対応す
る領域ｂには、広いトレンチ１０４ｂの間に狭い凸部１
０５ａが孤立して形成されており、凸部パターンが疎に
形成されている。また、領域ｂには、広い凸部１０５ｂ
が形成されている。領域ｂのうち、広い凸部１０５ｂが
形成された部分では、凸部パターンが密となっている。
Ｍ形成領域に対応する領域ａには、狭いトレンチ１０４
ａと狭い凸部１０５ａとが周期的に形成されており、凸
部パターンが密に形成されている。一方、例えばＩ／Ｏ
部やキャパシタ形成領域（周辺回路形成領域）に対応す
る領域ｂには、広いトレンチ１０４ｂの間に狭い凸部１
０５ａが孤立して形成されており、凸部パターンが疎に
形成されている。また、領域ｂには、広い凸部１０５ｂ
が形成されている。領域ｂのうち、広い凸部１０５ｂが
形成された部分では、凸部パターンが密となっている。
【００３０】上述のようにＳｉ基板１０１の素子分離領
域にトレンチ１０４ａ、１０４ｂを形成した後、熱酸化
法により、トレンチ１０４ａ、１０４ｂの側面および底
面に酸化膜（図示せず）を形成する。
域にトレンチ１０４ａ、１０４ｂを形成した後、熱酸化
法により、トレンチ１０４ａ、１０４ｂの側面および底
面に酸化膜（図示せず）を形成する。
【００３１】次に、図８Ｂに示すように、高密度プラズ
マＣＶＤ法により、トレンチ１０４ａ、１０４ｂの内部
を埋めるように全面に埋め込みＳｉＯ2 膜１０６を形成
する。この場合、トレンチ１０４ａ、１０４ｂ上の埋め
込みＳｉＯ2 膜１０６の厚さが、トレンチ深さとＳｉＮ
膜１０３の厚さとの和よりも大きくなるようにする。具
体的には、この埋め込みＳｉＯ2 膜１０６の厚さは、ト
レンチ深さおよびＳｉＮ膜１０３の厚さを考慮して、例
えば６００〜８００ｎｍとする。
マＣＶＤ法により、トレンチ１０４ａ、１０４ｂの内部
を埋めるように全面に埋め込みＳｉＯ2 膜１０６を形成
する。この場合、トレンチ１０４ａ、１０４ｂ上の埋め
込みＳｉＯ2 膜１０６の厚さが、トレンチ深さとＳｉＮ
膜１０３の厚さとの和よりも大きくなるようにする。具
体的には、この埋め込みＳｉＯ2 膜１０６の厚さは、ト
レンチ深さおよびＳｉＮ膜１０３の厚さを考慮して、例
えば６００〜８００ｎｍとする。
【００３２】ここで、高密度プラズマＣＶＤ法による成
膜の際には、エッチングと堆積とが同時進行するため、
トレンチ１０４ａ、１０４ｂ上には埋め込みＳｉＯ2 膜
１０６が平坦に堆積し、凸部１０５ａ、１０５ｂ上には
埋め込みＳｉＯ2 膜１０６がエッジの部分から内側に例
えば４５°傾斜した斜面を形成しながら堆積してゆく。
これにより、図８Ｂに示すような形状の埋め込みＳｉＯ
2 膜１０６が得られる。すなわち、この埋め込みＳｉＯ
2 膜１０６は、トレンチ１０４ａ、１０４ｂに対応する
部分に平坦部を有し、凸部１０５ａ、１０５ｂのエッジ
近傍に対応する部分に斜面を有している。なお、狭い凸
部１０５ａに対応する部分においては、両側から延びる
斜面が中央部で交差し、埋め込みＳｉＯ2 膜１０６に突
起部が形成され、広い凸部１０５ｂに対応する部分にお
いては、両側の斜面が交差せず埋め込みＳｉＯ2 膜１０
６に広い平坦部が形成される。また、狭いトレンチ１０
４ａ上には、広いトレンチ１０４ｂ上よりも埋め込みＳ
ｉＯ2 膜１０６が厚く堆積し、領域ａの狭いトレンチ１
０４ａに囲まれた狭い凸部１０５ａ上および領域ｂの広
い凸部１０５ｂ上には、領域ｂの広いトレンチ１０４ａ
に囲まれた狭い凸部１０５ａ（孤立した凸部１０５ａ）
上よりも埋め込みＳｉＯ2 膜１０６が厚く堆積する。
膜の際には、エッチングと堆積とが同時進行するため、
トレンチ１０４ａ、１０４ｂ上には埋め込みＳｉＯ2 膜
１０６が平坦に堆積し、凸部１０５ａ、１０５ｂ上には
埋め込みＳｉＯ2 膜１０６がエッジの部分から内側に例
えば４５°傾斜した斜面を形成しながら堆積してゆく。
これにより、図８Ｂに示すような形状の埋め込みＳｉＯ
2 膜１０６が得られる。すなわち、この埋め込みＳｉＯ
2 膜１０６は、トレンチ１０４ａ、１０４ｂに対応する
部分に平坦部を有し、凸部１０５ａ、１０５ｂのエッジ
近傍に対応する部分に斜面を有している。なお、狭い凸
部１０５ａに対応する部分においては、両側から延びる
斜面が中央部で交差し、埋め込みＳｉＯ2 膜１０６に突
起部が形成され、広い凸部１０５ｂに対応する部分にお
いては、両側の斜面が交差せず埋め込みＳｉＯ2 膜１０
６に広い平坦部が形成される。また、狭いトレンチ１０
４ａ上には、広いトレンチ１０４ｂ上よりも埋め込みＳ
ｉＯ2 膜１０６が厚く堆積し、領域ａの狭いトレンチ１
０４ａに囲まれた狭い凸部１０５ａ上および領域ｂの広
い凸部１０５ｂ上には、領域ｂの広いトレンチ１０４ａ
に囲まれた狭い凸部１０５ａ（孤立した凸部１０５ａ）
上よりも埋め込みＳｉＯ2 膜１０６が厚く堆積する。
【００３３】次に、図９Ａに示すように、埋め込みＳｉ
Ｏ2 膜１０６上に、広い凸部１０５ｂに対応する部分に
開口部１０７ａを有するレジストパターン１０７を形成
する。次に、このレジストパターン１０７をマスクとし
て、ＲＩＥ法により、広い凸部１０５ｂ上の埋め込みＳ
ｉＯ2 膜１０６をＳｉＮ膜１０３が露出するまでエッチ
ングする。この後、エッチングマスクに用いたレジスト
パターン１０７を除去する。これにより、図９Ｂに示す
ように、埋め込みＳｉＯ2 膜１０６のうち、広い凸部１
０５ｂの上側に形成された広い平坦部の内側に対応する
部分が除去され、この凸部１０５ｂの周辺部近傍に対応
する部分に突起部１０６ａが形成される。ここで、この
ように埋め込みＳｉＯ2 膜１０６に上述の突起部１０６
ａを形成しているのは、次のような理由による。
Ｏ2 膜１０６上に、広い凸部１０５ｂに対応する部分に
開口部１０７ａを有するレジストパターン１０７を形成
する。次に、このレジストパターン１０７をマスクとし
て、ＲＩＥ法により、広い凸部１０５ｂ上の埋め込みＳ
ｉＯ2 膜１０６をＳｉＮ膜１０３が露出するまでエッチ
ングする。この後、エッチングマスクに用いたレジスト
パターン１０７を除去する。これにより、図９Ｂに示す
ように、埋め込みＳｉＯ2 膜１０６のうち、広い凸部１
０５ｂの上側に形成された広い平坦部の内側に対応する
部分が除去され、この凸部１０５ｂの周辺部近傍に対応
する部分に突起部１０６ａが形成される。ここで、この
ように埋め込みＳｉＯ2 膜１０６に上述の突起部１０６
ａを形成しているのは、次のような理由による。
【００３４】すなわち、このトレンチ素子分離技術にお
いては、埋め込みＳｉＯ2 膜１０６の形成後、ＣＭＰ法
によりトレンチ１０４ａ、１０４ｂ以外の部分に形成さ
れた埋め込みＳｉＯ2 膜１０６が除去される。この際、
ＣＭＰ法による研磨では、広い平坦部ほど研磨レートが
低く、突起部のような突出した部分ほど研磨レートが高
くなるという特性がある。そこで、予め、埋め込みＳｉ
Ｏ2 膜１０６のうち、凸部パターンが密な広い凸部１０
５ｂの上側に形成された広い平坦部の内側の領域に対応
する部分を除去し、この広い平坦部の周辺部近傍の領域
に対応する部分に突起部１０６ａを形成しておくことに
より、研磨バラツキを抑えるようにするためである。
いては、埋め込みＳｉＯ2 膜１０６の形成後、ＣＭＰ法
によりトレンチ１０４ａ、１０４ｂ以外の部分に形成さ
れた埋め込みＳｉＯ2 膜１０６が除去される。この際、
ＣＭＰ法による研磨では、広い平坦部ほど研磨レートが
低く、突起部のような突出した部分ほど研磨レートが高
くなるという特性がある。そこで、予め、埋め込みＳｉ
Ｏ2 膜１０６のうち、凸部パターンが密な広い凸部１０
５ｂの上側に形成された広い平坦部の内側の領域に対応
する部分を除去し、この広い平坦部の周辺部近傍の領域
に対応する部分に突起部１０６ａを形成しておくことに
より、研磨バラツキを抑えるようにするためである。
【００３５】次に、図１０Ａに示すように、ＣＭＰ法に
より、ＳｉＯ2 の研磨レートがＳｉＮの研磨レートより
大きくなる条件で、凸部１０５ａ、１０５ｂ上のＳｉＮ
膜１０３を研磨ストッパーとして、ＳｉＮ膜１０３上の
埋め込みＳｉＯ2 膜１０６がほぼ完全に除去されるまで
研磨を行う。これにより、トレンチ１０４ａ、１０４ｂ
の内部以外の部分に形成された埋め込みＳｉＯ2 膜１０
６が除去され、これらのトレンチ１０４ａ、１０４ｂの
内部のみに埋め込みＳｉＯ2 膜１０６が残される。
より、ＳｉＯ2 の研磨レートがＳｉＮの研磨レートより
大きくなる条件で、凸部１０５ａ、１０５ｂ上のＳｉＮ
膜１０３を研磨ストッパーとして、ＳｉＮ膜１０３上の
埋め込みＳｉＯ2 膜１０６がほぼ完全に除去されるまで
研磨を行う。これにより、トレンチ１０４ａ、１０４ｂ
の内部以外の部分に形成された埋め込みＳｉＯ2 膜１０
６が除去され、これらのトレンチ１０４ａ、１０４ｂの
内部のみに埋め込みＳｉＯ2 膜１０６が残される。
【００３６】次に、図１０Ｂに示すように、例えば基板
に対して熱リン酸処理を施すことにより、凸部１０５
ａ、１０５ｂ上のＳｉＮ膜１０３を除去した後、例えば
フッ酸を用いたウエットエッチング法により凸部１０５
ａ、１０５ｂ上のパッドＳｉＯ2 膜１０２を除去する。
このとき、パッドＳｉＯ2 膜１０２を除去する際に、埋
め込みＳｉＯ2 膜１０６もエッチングされるため、これ
らの埋め込みＳｉＯ2 膜１０６の厚さが減少する。
に対して熱リン酸処理を施すことにより、凸部１０５
ａ、１０５ｂ上のＳｉＮ膜１０３を除去した後、例えば
フッ酸を用いたウエットエッチング法により凸部１０５
ａ、１０５ｂ上のパッドＳｉＯ2 膜１０２を除去する。
このとき、パッドＳｉＯ2 膜１０２を除去する際に、埋
め込みＳｉＯ2 膜１０６もエッチングされるため、これ
らの埋め込みＳｉＯ2 膜１０６の厚さが減少する。
【００３７】以上のようにして、トレンチ素子分離技術
により素子間分離が行われる。
により素子間分離が行われる。
【００３８】以降、活性領域の表面を犠牲酸化した後、
活性領域中に不純物の導入を行う。次に、ウエットエッ
チング法により犠牲酸化膜を除去した後、熱酸化法によ
り活性領域の表面にＳｉＯ2 からなるゲート絶縁膜を形
成する。次に、ＣＶＤ法により、ゲート電極材料として
の多結晶Ｓｉ膜を全面に形成した後、ＲＩＥ法によりこ
の多結晶Ｓｉ膜を所定形状にパターニングすることによ
り、ゲート絶縁膜上にゲート電極を形成する。図１１
は、ゲート電極の形成まで行った状態を示す。なお、図
１１において、ゲート絶縁膜およびゲート電極は、図示
省略されている。ここで、埋め込みＳｉＯ2 膜１０６の
厚さが更に減少し、トレンチ１０４ａ、１０４ｂの側壁
に対応する部分に窪みが生じているのは、犠牲酸化膜を
除去する際に埋め込みＳｉＯ2 膜１０６もエッチングさ
れるためである。
活性領域中に不純物の導入を行う。次に、ウエットエッ
チング法により犠牲酸化膜を除去した後、熱酸化法によ
り活性領域の表面にＳｉＯ2 からなるゲート絶縁膜を形
成する。次に、ＣＶＤ法により、ゲート電極材料として
の多結晶Ｓｉ膜を全面に形成した後、ＲＩＥ法によりこ
の多結晶Ｓｉ膜を所定形状にパターニングすることによ
り、ゲート絶縁膜上にゲート電極を形成する。図１１
は、ゲート電極の形成まで行った状態を示す。なお、図
１１において、ゲート絶縁膜およびゲート電極は、図示
省略されている。ここで、埋め込みＳｉＯ2 膜１０６の
厚さが更に減少し、トレンチ１０４ａ、１０４ｂの側壁
に対応する部分に窪みが生じているのは、犠牲酸化膜を
除去する際に埋め込みＳｉＯ2 膜１０６もエッチングさ
れるためである。
【００３９】以降、従来公知の方法により、ＭＯＳＦＥ
Ｔやキャパシタなどの素子を形成し、目的とする半導体
装置を完成させる。
Ｔやキャパシタなどの素子を形成し、目的とする半導体
装置を完成させる。
【００４０】しかしながら、この場合も、ＣＭＰ工程で
の被研磨膜のパターン密度依存性が十分に低減されてい
るとは言えない。
の被研磨膜のパターン密度依存性が十分に低減されてい
るとは言えない。
【００４１】すなわち、埋め込みＳｉＯ2 膜１０６を形
成した後、この埋め込みＳｉＯ2 膜１０６のうち、広い
凸部１０５ｂの上側に形成された広い平坦部の内側の領
域に対応する部分を除去し、この凸部１０５ｂの周辺部
近傍の領域に対応する部分に突起部１０６ａを形成し、
この後、ＣＭＰ法によりＳｉＯ2 膜１０６の研磨を行う
ようにしている。しかしながら、このように広い凸部１
０５ｂの上側の埋め込みＳｉＯ2 膜１０６のみを除去し
て研磨を行った場合、ＤＲＡＭ形成領域（領域ａ）のよ
うに凸部パターン（活性領域）が密な部分では、研磨後
の埋め込みＳｉＯ2 膜１０６の厚さが、他の部分の埋め
込みＳｉＯ2 膜１０６の厚さより大きくなり、その結
果、この埋め込みＳｉＯ2 膜１０６による段差が大きく
なる。このため、図１１に示すように、ゲート電極加工
時に、その段差部にゲート電極材料（例えば多結晶Ｓ
ｉ）のエッチング残り１０８が生じ、ゲート間や他のレ
イヤーとの間に短絡が生じるおそれがある。
成した後、この埋め込みＳｉＯ2 膜１０６のうち、広い
凸部１０５ｂの上側に形成された広い平坦部の内側の領
域に対応する部分を除去し、この凸部１０５ｂの周辺部
近傍の領域に対応する部分に突起部１０６ａを形成し、
この後、ＣＭＰ法によりＳｉＯ2 膜１０６の研磨を行う
ようにしている。しかしながら、このように広い凸部１
０５ｂの上側の埋め込みＳｉＯ2 膜１０６のみを除去し
て研磨を行った場合、ＤＲＡＭ形成領域（領域ａ）のよ
うに凸部パターン（活性領域）が密な部分では、研磨後
の埋め込みＳｉＯ2 膜１０６の厚さが、他の部分の埋め
込みＳｉＯ2 膜１０６の厚さより大きくなり、その結
果、この埋め込みＳｉＯ2 膜１０６による段差が大きく
なる。このため、図１１に示すように、ゲート電極加工
時に、その段差部にゲート電極材料（例えば多結晶Ｓ
ｉ）のエッチング残り１０８が生じ、ゲート間や他のレ
イヤーとの間に短絡が生じるおそれがある。
【００４２】一方、ＤＲＡＭ形成領域（領域ａ）内での
埋め込みＳｉＯ2 膜１０６による段差を低減するため
に、この領域ａ内の埋め込みＳｉＯ2 膜１０６の高さに
合わせて研磨を行うと、周辺回路形成領域（領域ｂ）の
ように凸部パターンが疎な部分では、孤立した凸部１０
５ａに応力（研磨圧力）が集中するため、ＳｉＯ2 とＳ
ｉＮとの選択比が低下し、孤立した凸部１０５ａ上のＳ
ｉＮ膜１０３が削られ、研磨マスクとしての機能を果た
せなくなるという問題がある。また、この場合、この孤
立した凸部１０５ａの近傍の広いトレンチ１０４ｂに対
応する部分では、埋め込みＳｉＯ2 膜１０６がオーバー
研磨となり、トレンチのエッジ部分が落ち込むため、ゲ
ート絶縁膜を形成する際に、このゲート絶縁膜が、Ｓｉ
基板１０１の主面（例えば（１００）面）以外の結晶面
にも形成され、ゲート絶縁膜の膜質に劣化が生じたり、
ＭＯＳＦＥＴの逆狭チャネル効果によりしきい値電圧が
減少し、素子設計が困難になるなどの問題がある。
埋め込みＳｉＯ2 膜１０６による段差を低減するため
に、この領域ａ内の埋め込みＳｉＯ2 膜１０６の高さに
合わせて研磨を行うと、周辺回路形成領域（領域ｂ）の
ように凸部パターンが疎な部分では、孤立した凸部１０
５ａに応力（研磨圧力）が集中するため、ＳｉＯ2 とＳ
ｉＮとの選択比が低下し、孤立した凸部１０５ａ上のＳ
ｉＮ膜１０３が削られ、研磨マスクとしての機能を果た
せなくなるという問題がある。また、この場合、この孤
立した凸部１０５ａの近傍の広いトレンチ１０４ｂに対
応する部分では、埋め込みＳｉＯ2 膜１０６がオーバー
研磨となり、トレンチのエッジ部分が落ち込むため、ゲ
ート絶縁膜を形成する際に、このゲート絶縁膜が、Ｓｉ
基板１０１の主面（例えば（１００）面）以外の結晶面
にも形成され、ゲート絶縁膜の膜質に劣化が生じたり、
ＭＯＳＦＥＴの逆狭チャネル効果によりしきい値電圧が
減少し、素子設計が困難になるなどの問題がある。
【００４３】したがって、この発明の目的は、活性領域
が密な部分と疎な部分とが混在する場合であっても、ト
レンチ素子分離技術により平坦性の良好な素子分離構造
を形成することができ、これによって、素子の特性およ
び信頼性の向上を図ることができると共に、素子設計を
容易に行うことができる半導体装置の製造方法を提供す
ることにある。
が密な部分と疎な部分とが混在する場合であっても、ト
レンチ素子分離技術により平坦性の良好な素子分離構造
を形成することができ、これによって、素子の特性およ
び信頼性の向上を図ることができると共に、素子設計を
容易に行うことができる半導体装置の製造方法を提供す
ることにある。
【００４４】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、複数の素子分離領域と複
数の活性領域とを有し、かつ、他の部分の素子分離領域
に比べて一方向における幅が広くされた広い素子分離領
域と、広い素子分離領域に囲まれた孤立した活性領域と
を有する半導体装置を製造する際に、トレンチ素子分離
技術により素子間分離を行うようにした半導体装置の製
造方法において、半導体基板上に研磨停止膜を形成する
工程と、研磨停止膜の複数の素子分離領域に対応する部
分に開口部を形成する工程と、開口部が形成された研磨
停止膜をマスクとして用いて、半導体基板の複数の素子
分離領域に対応する部分に溝を形成する工程と、溝の内
部を埋めるように全面に埋め込み絶縁膜を形成する工程
と、埋め込み絶縁膜上にダミー膜を形成する工程と、エ
ッチング法によりダミー膜をパターニングし、この際、
少なくとも複数の活性領域に対応する部分のダミー膜を
除去し、かつ、孤立した活性領域に対応する部分を囲む
ようにダミー膜を残す工程と、化学機械研磨法により、
ダミー膜の研磨レートと埋め込み絶縁膜の研磨レートと
がほぼ等しくなる条件で、埋め込み絶縁膜上のダミー膜
がほぼ完全に除去されるまで研磨を行う工程と、化学機
械研磨法により、埋め込み絶縁膜の研磨レートが研磨停
止膜の研磨レートより大きくなる条件で、研磨停止膜上
の埋め込み絶縁膜がほぼ完全に除去されるまで研磨を行
う工程とを有することを特徴とするものである。
に、この発明の第１の発明は、複数の素子分離領域と複
数の活性領域とを有し、かつ、他の部分の素子分離領域
に比べて一方向における幅が広くされた広い素子分離領
域と、広い素子分離領域に囲まれた孤立した活性領域と
を有する半導体装置を製造する際に、トレンチ素子分離
技術により素子間分離を行うようにした半導体装置の製
造方法において、半導体基板上に研磨停止膜を形成する
工程と、研磨停止膜の複数の素子分離領域に対応する部
分に開口部を形成する工程と、開口部が形成された研磨
停止膜をマスクとして用いて、半導体基板の複数の素子
分離領域に対応する部分に溝を形成する工程と、溝の内
部を埋めるように全面に埋め込み絶縁膜を形成する工程
と、埋め込み絶縁膜上にダミー膜を形成する工程と、エ
ッチング法によりダミー膜をパターニングし、この際、
少なくとも複数の活性領域に対応する部分のダミー膜を
除去し、かつ、孤立した活性領域に対応する部分を囲む
ようにダミー膜を残す工程と、化学機械研磨法により、
ダミー膜の研磨レートと埋め込み絶縁膜の研磨レートと
がほぼ等しくなる条件で、埋め込み絶縁膜上のダミー膜
がほぼ完全に除去されるまで研磨を行う工程と、化学機
械研磨法により、埋め込み絶縁膜の研磨レートが研磨停
止膜の研磨レートより大きくなる条件で、研磨停止膜上
の埋め込み絶縁膜がほぼ完全に除去されるまで研磨を行
う工程とを有することを特徴とするものである。
【００４５】この発明の第２の発明は、複数の素子分離
領域と複数の活性領域とを有し、かつ、他の部分の素子
分離領域に比べて一方向における幅が広くされた広い素
子分離領域と、広い素子分離領域に囲まれた孤立した活
性領域とを有する半導体装置を製造する際に、トレンチ
素子分離技術により素子間分離を行うようにした半導体
装置の製造方法において、半導体基板上にエッチング停
止膜を形成する工程と、エッチング停止膜の複数の素子
分離領域に対応する部分に開口部を形成する工程と、開
口部が形成されたエッチング停止膜をマスクとして用い
て、半導体基板の複数の素子分離領域に対応する部分に
溝を形成する工程と、溝の内部を埋めるように全面に埋
め込み絶縁膜を形成する工程と、埋め込み絶縁膜上にダ
ミー膜を形成する工程と、エッチング法によりダミー膜
をパターニングし、この際、少なくとも複数の活性領域
に対応する部分のダミー膜を除去し、かつ、孤立した活
性領域に対応する部分を囲むようにダミー膜を残す工程
と、化学機械研磨法により、ダミー膜の研磨レートと埋
め込み絶縁膜の研磨レートとがほぼ等しくなる条件で、
埋め込み絶縁膜上のダミー膜がほぼ完全に除去されるま
で研磨を行う工程と、ウエットエッチング法により、埋
め込み絶縁膜のエッチングレートがエッチング停止膜の
エッチングレートより大きくなる条件で、エッチング停
止膜上の埋め込み絶縁膜がほぼ完全に除去されるまでエ
ッチングする工程とを有することを特徴とするものであ
る。
領域と複数の活性領域とを有し、かつ、他の部分の素子
分離領域に比べて一方向における幅が広くされた広い素
子分離領域と、広い素子分離領域に囲まれた孤立した活
性領域とを有する半導体装置を製造する際に、トレンチ
素子分離技術により素子間分離を行うようにした半導体
装置の製造方法において、半導体基板上にエッチング停
止膜を形成する工程と、エッチング停止膜の複数の素子
分離領域に対応する部分に開口部を形成する工程と、開
口部が形成されたエッチング停止膜をマスクとして用い
て、半導体基板の複数の素子分離領域に対応する部分に
溝を形成する工程と、溝の内部を埋めるように全面に埋
め込み絶縁膜を形成する工程と、埋め込み絶縁膜上にダ
ミー膜を形成する工程と、エッチング法によりダミー膜
をパターニングし、この際、少なくとも複数の活性領域
に対応する部分のダミー膜を除去し、かつ、孤立した活
性領域に対応する部分を囲むようにダミー膜を残す工程
と、化学機械研磨法により、ダミー膜の研磨レートと埋
め込み絶縁膜の研磨レートとがほぼ等しくなる条件で、
埋め込み絶縁膜上のダミー膜がほぼ完全に除去されるま
で研磨を行う工程と、ウエットエッチング法により、埋
め込み絶縁膜のエッチングレートがエッチング停止膜の
エッチングレートより大きくなる条件で、エッチング停
止膜上の埋め込み絶縁膜がほぼ完全に除去されるまでエ
ッチングする工程とを有することを特徴とするものであ
る。
【００４６】この発明の第３の発明は、トレンチ素子分
離技術により素子間分離を行うようにした半導体装置の
製造方法において、基板上に所定形状の第１の膜を形成
する工程と、第１の膜をマスクとして基板をエッチング
することにより、基板の素子分離領域に対応する部分に
溝を形成する工程と、溝の内部を埋めるように全面に第
２の膜を形成する工程と、第２の膜上のうち、少なくと
も孤立した活性領域を取り囲む素子分離領域に対応する
部分に第３の膜を形成する工程と、溝の内部以外の部分
に形成された第２の膜を除去する工程とを有することを
特徴とするものである。
離技術により素子間分離を行うようにした半導体装置の
製造方法において、基板上に所定形状の第１の膜を形成
する工程と、第１の膜をマスクとして基板をエッチング
することにより、基板の素子分離領域に対応する部分に
溝を形成する工程と、溝の内部を埋めるように全面に第
２の膜を形成する工程と、第２の膜上のうち、少なくと
も孤立した活性領域を取り囲む素子分離領域に対応する
部分に第３の膜を形成する工程と、溝の内部以外の部分
に形成された第２の膜を除去する工程とを有することを
特徴とするものである。
【００４７】この発明の第４の発明は、トレンチ素子分
離技術により素子間分離を行うようにした半導体装置の
製造方法において、基板上に所定形状の第１の膜を形成
する工程と、第１の膜をマスクとして基板をエッチング
することにより、基板の素子分離領域に対応する部分に
溝を形成する工程と、溝の内部を埋めるように全面に第
２の膜を形成する工程と、第２の膜上のうち、少なくと
も孤立した活性領域を取り囲む素子分離領域に対応する
部分に第３の膜を形成する工程と、化学機械研磨法によ
り、第３の膜の研磨レートと第２の膜の研磨レートとが
ほぼ等しくなる条件で第２の膜および第３の膜を研磨す
る工程と、化学機械研磨法またはエッチング法により、
第１の膜を研磨停止層またはエッチング停止層として第
２の膜を研磨またはエッチングする工程とを有すること
を特徴とするものである。
離技術により素子間分離を行うようにした半導体装置の
製造方法において、基板上に所定形状の第１の膜を形成
する工程と、第１の膜をマスクとして基板をエッチング
することにより、基板の素子分離領域に対応する部分に
溝を形成する工程と、溝の内部を埋めるように全面に第
２の膜を形成する工程と、第２の膜上のうち、少なくと
も孤立した活性領域を取り囲む素子分離領域に対応する
部分に第３の膜を形成する工程と、化学機械研磨法によ
り、第３の膜の研磨レートと第２の膜の研磨レートとが
ほぼ等しくなる条件で第２の膜および第３の膜を研磨す
る工程と、化学機械研磨法またはエッチング法により、
第１の膜を研磨停止層またはエッチング停止層として第
２の膜を研磨またはエッチングする工程とを有すること
を特徴とするものである。
【００４８】この発明の第５の発明は、トレンチ素子分
離技術により素子間分離を行うようにした半導体装置の
製造方法において、基板上に所定形状の第１の膜を形成
する工程と、第１の膜をマスクとして基板をエッチング
することにより、基板の素子分離領域に対応する部分に
溝を形成する工程と、溝の内部を埋めるように全面に第
２の膜を形成する工程と、第２の膜上のうち、少なくと
も孤立した活性領域を取り囲む素子分離領域に対応する
部分に第３の膜を形成する工程と、化学機械研磨法によ
り、第３の膜に対する第２の膜の選択比が高い研磨スラ
リーを用い、第１の膜および第３の膜を研磨停止層とし
て第２の膜を研磨する工程とを有することを特徴とする
ものである。
離技術により素子間分離を行うようにした半導体装置の
製造方法において、基板上に所定形状の第１の膜を形成
する工程と、第１の膜をマスクとして基板をエッチング
することにより、基板の素子分離領域に対応する部分に
溝を形成する工程と、溝の内部を埋めるように全面に第
２の膜を形成する工程と、第２の膜上のうち、少なくと
も孤立した活性領域を取り囲む素子分離領域に対応する
部分に第３の膜を形成する工程と、化学機械研磨法によ
り、第３の膜に対する第２の膜の選択比が高い研磨スラ
リーを用い、第１の膜および第３の膜を研磨停止層とし
て第２の膜を研磨する工程とを有することを特徴とする
ものである。
【００４９】この発明において、半導体装置は、典型的
には例えば、単位面積当たり活性領域の存在する率が高
い部分と低い部分とを有するものである。このような半
導体装置としては、例えば、同一半導体基板（チップ）
内に、ＤＲＡＭのような半導体メモリ素子とロジック素
子とを混載したシステムＬＳＩなどがある。このような
半導体装置は、例えば、単位面積当たり活性領域の存在
する率が低い部分に、広い素子分離領域に囲まれた孤立
した活性領域を有する。ここで、この発明の第１および
第２の発明における広い素子分離領域とは、他の部分の
素子分離領域、例えば、単位面積当たり活性領域の存在
する率が高い部分に形成された素子分離領域に比べて、
一方向における幅が広くされたものであるが、具体的に
は、例えば、その一方向における幅がその深さの２倍以
上であるような溝に対応する部分に形成された素子分離
領域のことを指す。この広い素子分離領域に対して、例
えば、単位面積当たり活性領域の存在する率が高い部分
に形成された素子分離領域（狭い素子分離領域）は、例
えば、その一方向における幅がその深さと同程度または
それ以下であるような溝に対応する部分に形成される。
には例えば、単位面積当たり活性領域の存在する率が高
い部分と低い部分とを有するものである。このような半
導体装置としては、例えば、同一半導体基板（チップ）
内に、ＤＲＡＭのような半導体メモリ素子とロジック素
子とを混載したシステムＬＳＩなどがある。このような
半導体装置は、例えば、単位面積当たり活性領域の存在
する率が低い部分に、広い素子分離領域に囲まれた孤立
した活性領域を有する。ここで、この発明の第１および
第２の発明における広い素子分離領域とは、他の部分の
素子分離領域、例えば、単位面積当たり活性領域の存在
する率が高い部分に形成された素子分離領域に比べて、
一方向における幅が広くされたものであるが、具体的に
は、例えば、その一方向における幅がその深さの２倍以
上であるような溝に対応する部分に形成された素子分離
領域のことを指す。この広い素子分離領域に対して、例
えば、単位面積当たり活性領域の存在する率が高い部分
に形成された素子分離領域（狭い素子分離領域）は、例
えば、その一方向における幅がその深さと同程度または
それ以下であるような溝に対応する部分に形成される。
【００５０】この発明の第１および第２の発明におい
て、半導体基板としては、典型的には、例えばシリコン
基板が用いられる。また、埋め込み絶縁膜としては、典
型的には、例えば酸化シリコン膜が用いられる。
て、半導体基板としては、典型的には、例えばシリコン
基板が用いられる。また、埋め込み絶縁膜としては、典
型的には、例えば酸化シリコン膜が用いられる。
【００５１】この発明の第１および第２の発明におい
て、埋め込み絶縁膜を形成する際には、高アスペクト比
の溝でも良好な埋め込み特性が得られることから、好適
には、例えば高密度プラズマ化学気相成長法が用いられ
る。なお、この高密度プラズマ化学気相成長法による成
膜の際には、例えば、ＥＣＲ型、ＩＣＰ型、ＴＣＰ型、
ヘリコン波型などの高密度プラズマを発生することが可
能な化学気相成長装置を用いることができる。
て、埋め込み絶縁膜を形成する際には、高アスペクト比
の溝でも良好な埋め込み特性が得られることから、好適
には、例えば高密度プラズマ化学気相成長法が用いられ
る。なお、この高密度プラズマ化学気相成長法による成
膜の際には、例えば、ＥＣＲ型、ＩＣＰ型、ＴＣＰ型、
ヘリコン波型などの高密度プラズマを発生することが可
能な化学気相成長装置を用いることができる。
【００５２】この発明の第１および第２の発明におい
て、ダミー膜としては、エッチング法によりこのダミー
膜をパターニングする際に、このダミー膜を埋め込み絶
縁膜に対して高い選択比（ダミー膜のエッチングレート
＞埋め込み絶縁膜のエッチングレート）でエッチングす
ることができると共に、化学機械研磨法による研磨を行
う際に、埋め込み絶縁膜に対して低い選択比（埋め込み
絶縁膜の研磨レート≒ダミー膜の研磨レート）で研磨す
ることができるものが用いられる。具体的には、埋め込
み絶縁膜が酸化シリコン膜である場合、このダミー膜と
しては、例えば窒化シリコン膜が用いられる。
て、ダミー膜としては、エッチング法によりこのダミー
膜をパターニングする際に、このダミー膜を埋め込み絶
縁膜に対して高い選択比（ダミー膜のエッチングレート
＞埋め込み絶縁膜のエッチングレート）でエッチングす
ることができると共に、化学機械研磨法による研磨を行
う際に、埋め込み絶縁膜に対して低い選択比（埋め込み
絶縁膜の研磨レート≒ダミー膜の研磨レート）で研磨す
ることができるものが用いられる。具体的には、埋め込
み絶縁膜が酸化シリコン膜である場合、このダミー膜と
しては、例えば窒化シリコン膜が用いられる。
【００５３】この発明の第１の発明において、研磨停止
膜としては、化学機械研磨法による研磨を行う際に、埋
め込み絶縁膜をこの研磨停止膜に対して高い選択比（埋
め込み絶縁膜の研磨レート＞研磨停止膜の研磨レート）
で研磨することができるものが用いられる。具体的に
は、埋め込み絶縁膜が酸化シリコン膜である場合、この
研磨停止膜としては、例えば窒化シリコン膜が用いられ
る。なお、この研磨停止膜は、最終的には除去されるも
のである。
膜としては、化学機械研磨法による研磨を行う際に、埋
め込み絶縁膜をこの研磨停止膜に対して高い選択比（埋
め込み絶縁膜の研磨レート＞研磨停止膜の研磨レート）
で研磨することができるものが用いられる。具体的に
は、埋め込み絶縁膜が酸化シリコン膜である場合、この
研磨停止膜としては、例えば窒化シリコン膜が用いられ
る。なお、この研磨停止膜は、最終的には除去されるも
のである。
【００５４】この発明の第２の発明において、エッチン
グ停止膜としては、ウエットエッチング法によるエッチ
ングを行う際に、埋め込み絶縁膜をこのエッチング停止
膜に対して高い選択比（埋め込み絶縁膜のエッチングレ
ート＞エッチング停止膜のエッチングレート）でエッチ
ングすることができるものが用いられる。具体的には、
埋め込み絶縁膜が酸化シリコン膜である場合、このエッ
チング停止膜としては、例えば窒化シリコン膜が用いら
れる。なお、このエッチング停止膜は、最終的には除去
されるものである。
グ停止膜としては、ウエットエッチング法によるエッチ
ングを行う際に、埋め込み絶縁膜をこのエッチング停止
膜に対して高い選択比（埋め込み絶縁膜のエッチングレ
ート＞エッチング停止膜のエッチングレート）でエッチ
ングすることができるものが用いられる。具体的には、
埋め込み絶縁膜が酸化シリコン膜である場合、このエッ
チング停止膜としては、例えば窒化シリコン膜が用いら
れる。なお、このエッチング停止膜は、最終的には除去
されるものである。
【００５５】この発明の第３、第４および第５の発明に
おいて、孤立した活性領域とは、例えば、隣接する活性
領域から溝の深さの２倍以上離れた活性領域、または、
隣接する活性領域から１μｍ以上離れた活性領域のこと
を指す。この場合、孤立した活性領域を取り囲む素子分
離領域とは、一方向における幅が溝の深さの２倍以上ま
たは１μｍ以上の素子分離領域のことを指す。
おいて、孤立した活性領域とは、例えば、隣接する活性
領域から溝の深さの２倍以上離れた活性領域、または、
隣接する活性領域から１μｍ以上離れた活性領域のこと
を指す。この場合、孤立した活性領域を取り囲む素子分
離領域とは、一方向における幅が溝の深さの２倍以上ま
たは１μｍ以上の素子分離領域のことを指す。
【００５６】この発明の第３の発明において、溝の内部
以外の部分に形成された第２の膜を除去するためには、
例えば、化学機械研磨法により、第３の膜の研磨レート
と第２の膜の研磨レートとがほぼ等しくなる条件で、第
２の膜および第３の膜を研磨した後、化学機械研磨法ま
たはエッチング法により、第１の膜を研磨停止層または
エッチング停止層として第２の膜を研磨またはエッチン
グするようにしてもよく、あるいは、化学機械研磨法に
より、第３の膜に対する第２の膜の選択比が高い研磨ス
ラリーを用い、第１の膜および第３の膜を研磨停止層と
して第２の膜を研磨するようにしてもよい。
以外の部分に形成された第２の膜を除去するためには、
例えば、化学機械研磨法により、第３の膜の研磨レート
と第２の膜の研磨レートとがほぼ等しくなる条件で、第
２の膜および第３の膜を研磨した後、化学機械研磨法ま
たはエッチング法により、第１の膜を研磨停止層または
エッチング停止層として第２の膜を研磨またはエッチン
グするようにしてもよく、あるいは、化学機械研磨法に
より、第３の膜に対する第２の膜の選択比が高い研磨ス
ラリーを用い、第１の膜および第３の膜を研磨停止層と
して第２の膜を研磨するようにしてもよい。
【００５７】この発明の第４および第５の発明におい
て、基板としては、典型的には、例えばシリコン基板が
用いられる。また、この発明の第４および第５の発明に
おいて、第２の膜は、素子分離領域に対応する溝の内部
に埋め込まれる埋め込み絶縁膜であり、最終的には、素
子分離領域においてフィールド絶縁膜として機能するも
のである。したがって、第２の膜としては、典型的には
例えば酸化シリコン膜が用いられる。
て、基板としては、典型的には、例えばシリコン基板が
用いられる。また、この発明の第４および第５の発明に
おいて、第２の膜は、素子分離領域に対応する溝の内部
に埋め込まれる埋め込み絶縁膜であり、最終的には、素
子分離領域においてフィールド絶縁膜として機能するも
のである。したがって、第２の膜としては、典型的には
例えば酸化シリコン膜が用いられる。
【００５８】この発明の第４の発明において、化学機械
研磨法により第２の膜および第３の膜を研磨する工程
は、好適には、第２の膜上の第３の膜がほぼ完全に除去
されるまで行われる。この際、化学機械研磨の条件によ
っては、窒化シリコンの研磨レートと酸化シリコンの研
磨レートとをほぼ等しくすることができることから、第
２の膜が酸化シリコン膜である場合には、第３の膜とし
て例えば窒化シリコン膜を用いることが好ましい。ま
た、化学機械研磨法またはエッチング法により、第１の
膜を研磨停止層またはエッチング停止層として第２の膜
を研磨またはエッチングする工程は、好適には、第１の
膜上の第２の膜がほぼ完全に除去されるまで行われる。
この際、第１の膜を研磨停止層またはエッチング停止層
として機能させることから、第２の膜が酸化シリコン膜
である場合には、第１の膜として例えば窒化シリコン膜
を用いることが好ましい。このように、この第４の発明
においては、第２の膜が酸化シリコン膜である場合は、
第１の膜を窒化シリコン膜とし、かつ、第３の膜を窒化
シリコン膜とする組み合わせが好ましい。なお、この第
４の発明においては、基板の活性領域に対応する部分に
素子を形成するために、第１の膜は最終的に除去され
る。
研磨法により第２の膜および第３の膜を研磨する工程
は、好適には、第２の膜上の第３の膜がほぼ完全に除去
されるまで行われる。この際、化学機械研磨の条件によ
っては、窒化シリコンの研磨レートと酸化シリコンの研
磨レートとをほぼ等しくすることができることから、第
２の膜が酸化シリコン膜である場合には、第３の膜とし
て例えば窒化シリコン膜を用いることが好ましい。ま
た、化学機械研磨法またはエッチング法により、第１の
膜を研磨停止層またはエッチング停止層として第２の膜
を研磨またはエッチングする工程は、好適には、第１の
膜上の第２の膜がほぼ完全に除去されるまで行われる。
この際、第１の膜を研磨停止層またはエッチング停止層
として機能させることから、第２の膜が酸化シリコン膜
である場合には、第１の膜として例えば窒化シリコン膜
を用いることが好ましい。このように、この第４の発明
においては、第２の膜が酸化シリコン膜である場合は、
第１の膜を窒化シリコン膜とし、かつ、第３の膜を窒化
シリコン膜とする組み合わせが好ましい。なお、この第
４の発明においては、基板の活性領域に対応する部分に
素子を形成するために、第１の膜は最終的に除去され
る。
【００５９】この発明の第５の発明においては、化学機
械研磨法により、第３の膜に対する第２の膜の選択比が
大きい研磨スラリーを用い、第１の膜および第３の膜を
研磨停止層として第２の膜を研磨する工程は、好適に
は、第１の膜上の第２の膜がほぼ完全に除去されるまで
行われる。この際、第１の膜を研磨停止層として機能さ
せることから、第２の膜が酸化シリコン膜である場合に
は、第１の膜として例えば窒化シリコン膜を用いること
が好ましい。また、研磨材に酸化セリウムを用いた研磨
スラリーを用いることによって、多結晶シリコンや窒化
シリコンに対する酸化シリコンの選択比を高くすること
ができることから、第２の膜が酸化シリコン膜である場
合には、第３の膜として例えば多結晶シリコン膜または
窒化シリコン膜を用いることが好ましい。このように、
この第５の発明においては、第２の膜が酸化シリコン膜
である場合は、第１の膜を窒化シリコン膜とし、かつ、
第３の膜を多結晶シリコン膜または窒化シリコン膜とす
る組み合わせが好ましい。
械研磨法により、第３の膜に対する第２の膜の選択比が
大きい研磨スラリーを用い、第１の膜および第３の膜を
研磨停止層として第２の膜を研磨する工程は、好適に
は、第１の膜上の第２の膜がほぼ完全に除去されるまで
行われる。この際、第１の膜を研磨停止層として機能さ
せることから、第２の膜が酸化シリコン膜である場合に
は、第１の膜として例えば窒化シリコン膜を用いること
が好ましい。また、研磨材に酸化セリウムを用いた研磨
スラリーを用いることによって、多結晶シリコンや窒化
シリコンに対する酸化シリコンの選択比を高くすること
ができることから、第２の膜が酸化シリコン膜である場
合には、第３の膜として例えば多結晶シリコン膜または
窒化シリコン膜を用いることが好ましい。このように、
この第５の発明においては、第２の膜が酸化シリコン膜
である場合は、第１の膜を窒化シリコン膜とし、かつ、
第３の膜を多結晶シリコン膜または窒化シリコン膜とす
る組み合わせが好ましい。
【００６０】この発明の第５の発明において、第２の膜
の研磨後に第２の膜上に残存する第３の膜は、典型的に
は除去される。特に、第３の膜が多結晶シリコン膜また
は窒化シリコン膜である場合は、第３の膜を除去する手
法としては、例えば化学機械研磨法を用いることがで
き、この際、研磨材としてシリカを有する研磨スラリー
を用いることができる。また、第３の膜が多結晶シリコ
ン膜、第２の膜が酸化シリコン膜、第１の膜が窒化シリ
コン膜といった具合に、第１〜第３の膜が互いに異なる
材料からなる場合は、例えばドライエッチング法や化学
ドライエッチング法を用いて第３の膜を選択的にエッチ
ングすることにより、第３の膜を除去するようにしても
よい。なお、この第５の発明においては、基板の活性領
域に対応する部分に素子を形成するために、第１の膜は
最終的に除去される。したがって、第３の膜および第１
の膜が同一の材料からなる場合は、第３の膜を除去する
際に第１の膜を同時に除去してもよい。特に、第３の膜
および第１の膜が窒化シリコン膜である場合は、基板に
対して熱リン酸処理を施すことにより、第３の膜および
第１の膜を同時に除去することができる。
の研磨後に第２の膜上に残存する第３の膜は、典型的に
は除去される。特に、第３の膜が多結晶シリコン膜また
は窒化シリコン膜である場合は、第３の膜を除去する手
法としては、例えば化学機械研磨法を用いることがで
き、この際、研磨材としてシリカを有する研磨スラリー
を用いることができる。また、第３の膜が多結晶シリコ
ン膜、第２の膜が酸化シリコン膜、第１の膜が窒化シリ
コン膜といった具合に、第１〜第３の膜が互いに異なる
材料からなる場合は、例えばドライエッチング法や化学
ドライエッチング法を用いて第３の膜を選択的にエッチ
ングすることにより、第３の膜を除去するようにしても
よい。なお、この第５の発明においては、基板の活性領
域に対応する部分に素子を形成するために、第１の膜は
最終的に除去される。したがって、第３の膜および第１
の膜が同一の材料からなる場合は、第３の膜を除去する
際に第１の膜を同時に除去してもよい。特に、第３の膜
および第１の膜が窒化シリコン膜である場合は、基板に
対して熱リン酸処理を施すことにより、第３の膜および
第１の膜を同時に除去することができる。
【００６１】この発明の第４および第５の発明におい
て、第２の膜の形成時における厚さは、溝の深さと第１
の膜の厚さとに応じて決定される。なお、第４の発明に
おいては、第２の膜を形成する際に、溝上の第２の膜の
厚さを溝の深さと第１の膜の厚さとの和より大きくする
ことが好ましい。
て、第２の膜の形成時における厚さは、溝の深さと第１
の膜の厚さとに応じて決定される。なお、第４の発明に
おいては、第２の膜を形成する際に、溝上の第２の膜の
厚さを溝の深さと第１の膜の厚さとの和より大きくする
ことが好ましい。
【００６２】この発明の第４および第５の発明において
は、溝のアスペクト比が高い場合であっても良好な埋め
込み特性が得られることから、第２の膜を、例えば、高
密度プラズマ化学気相成長法により形成するようにして
もよい。なお、この高密度プラズマ化学気相成長法によ
る成膜には、例えば、ＥＣＲ型、ＩＣＰ型、ＴＣＰ型、
ヘリコン波型などの高密度プラズマを発生することが可
能な化学気相成長装置が用いられる。
は、溝のアスペクト比が高い場合であっても良好な埋め
込み特性が得られることから、第２の膜を、例えば、高
密度プラズマ化学気相成長法により形成するようにして
もよい。なお、この高密度プラズマ化学気相成長法によ
る成膜には、例えば、ＥＣＲ型、ＩＣＰ型、ＴＣＰ型、
ヘリコン波型などの高密度プラズマを発生することが可
能な化学気相成長装置が用いられる。
【００６３】この発明の第４および第５の発明において
は、第１の膜を基板上に下地膜を介して形成するように
してもよい。また、この発明の第４および第５の発明に
おいては、基板に溝を形成した後、第２の膜を形成する
前に、溝の側面を酸化するようにしてもよい。
は、第１の膜を基板上に下地膜を介して形成するように
してもよい。また、この発明の第４および第５の発明に
おいては、基板に溝を形成した後、第２の膜を形成する
前に、溝の側面を酸化するようにしてもよい。
【００６４】この発明の第４および第５の発明において
は、典型的には、第２の膜を形成した後、この第２の膜
上の全面に第３の膜を形成し、さらに、この第３の膜を
例えばドライエッチング法または化学ドライエッチング
法により選択的にエッチングすることにより、第２の膜
上に所定形状の第３の膜が形成される。
は、典型的には、第２の膜を形成した後、この第２の膜
上の全面に第３の膜を形成し、さらに、この第３の膜を
例えばドライエッチング法または化学ドライエッチング
法により選択的にエッチングすることにより、第２の膜
上に所定形状の第３の膜が形成される。
【００６５】この発明の第４の発明においては、第３の
膜を、第２の膜上のうち広い活性領域を取り囲む素子分
離領域に対応する部分にも形成するようにしてもよい。
ここで、広い活性領域とは、例えば、一方向における幅
が数μｍ程度の活性領域を指す。このようにすること
で、広い活性領域に対応する部分における第２の膜（広
い平坦部を有する段差部）を研磨する間に、その周囲に
おける第２の膜の膜減りを抑えることができ、第２の膜
の表面をほぼ平坦にすることができる。
膜を、第２の膜上のうち広い活性領域を取り囲む素子分
離領域に対応する部分にも形成するようにしてもよい。
ここで、広い活性領域とは、例えば、一方向における幅
が数μｍ程度の活性領域を指す。このようにすること
で、広い活性領域に対応する部分における第２の膜（広
い平坦部を有する段差部）を研磨する間に、その周囲に
おける第２の膜の膜減りを抑えることができ、第２の膜
の表面をほぼ平坦にすることができる。
【００６６】この発明の第４の発明においては、第３の
膜を、第２の膜上のうち孤立した活性領域を取り囲む素
子分離領域を含む、複数の素子分離領域に対応する部
分、場合によっては全ての素子分離領域に対応する部分
に形成するようにしてもよい。
膜を、第２の膜上のうち孤立した活性領域を取り囲む素
子分離領域を含む、複数の素子分離領域に対応する部
分、場合によっては全ての素子分離領域に対応する部分
に形成するようにしてもよい。
【００６７】上述のように構成されたこの発明の第１の
発明によれば、埋め込み絶縁膜上にダミー膜を形成し、
孤立した活性領域に対応する部分を囲むようにダミー膜
をパターニングした後、化学機械研磨法により、ダミー
膜の研磨レートと埋め込み絶縁膜の研磨レートとがほぼ
等しくなる条件で、埋め込み絶縁膜上のダミー膜がほぼ
完全に除去されるまで研磨を行うようにしていることに
より、孤立した活性領域の近傍に対応する部分における
埋め込み絶縁膜の研磨が過度に進行することを防止する
ことができ、これにより、ダミー膜が除去された時点
で、埋め込み酸化シリコン膜の表面をほぼ平坦にするこ
とができる。このため、この後に、化学機械研磨法によ
り、埋め込み絶縁膜の研磨レートが研磨停止膜の研磨レ
ートより大きくなる条件で、研磨停止膜上の埋め込み絶
縁膜がほぼ完全に除去されるまで研磨を行うことによ
り、溝の内部に埋め込まれる埋め込み絶縁膜の厚さを半
導体基板の全面に渡ってほぼ均一に揃えることができ、
平坦性の良好な素子分離構造を実現することができる。
発明によれば、埋め込み絶縁膜上にダミー膜を形成し、
孤立した活性領域に対応する部分を囲むようにダミー膜
をパターニングした後、化学機械研磨法により、ダミー
膜の研磨レートと埋め込み絶縁膜の研磨レートとがほぼ
等しくなる条件で、埋め込み絶縁膜上のダミー膜がほぼ
完全に除去されるまで研磨を行うようにしていることに
より、孤立した活性領域の近傍に対応する部分における
埋め込み絶縁膜の研磨が過度に進行することを防止する
ことができ、これにより、ダミー膜が除去された時点
で、埋め込み酸化シリコン膜の表面をほぼ平坦にするこ
とができる。このため、この後に、化学機械研磨法によ
り、埋め込み絶縁膜の研磨レートが研磨停止膜の研磨レ
ートより大きくなる条件で、研磨停止膜上の埋め込み絶
縁膜がほぼ完全に除去されるまで研磨を行うことによ
り、溝の内部に埋め込まれる埋め込み絶縁膜の厚さを半
導体基板の全面に渡ってほぼ均一に揃えることができ、
平坦性の良好な素子分離構造を実現することができる。
【００６８】この発明の第２の発明によれば、第１の発
明の場合と同様に、ダミー膜が除去された時点で、埋め
込み酸化シリコン膜の表面をほぼ平坦にすることができ
る。このため、この後に、ウエットエッチング法によ
り、埋め込み絶縁膜のエッチングレートがエッチング停
止膜のエッチングレートより大きくなる条件で、エッチ
ング停止膜上の埋め込み絶縁膜がほぼ完全に除去される
までエッチングすることにより、溝の内部のに埋め込ま
れる埋め込み絶縁膜の厚さを半導体基板の全面に渡って
ほぼ均一に揃えることができ、平坦性の良好な素子分離
構造を実現することができる。
明の場合と同様に、ダミー膜が除去された時点で、埋め
込み酸化シリコン膜の表面をほぼ平坦にすることができ
る。このため、この後に、ウエットエッチング法によ
り、埋め込み絶縁膜のエッチングレートがエッチング停
止膜のエッチングレートより大きくなる条件で、エッチ
ング停止膜上の埋め込み絶縁膜がほぼ完全に除去される
までエッチングすることにより、溝の内部のに埋め込ま
れる埋め込み絶縁膜の厚さを半導体基板の全面に渡って
ほぼ均一に揃えることができ、平坦性の良好な素子分離
構造を実現することができる。
【００６９】この発明の第３の発明によれば、第２の膜
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成するようにし
ていることにより、その後に、溝の内部以外の部分に形
成された第２の膜を除去する際に、化学機械研磨法によ
り第２の膜を研磨するようにしても、孤立した活性領域
の近傍に対応する部分における第２の膜の研磨が過度に
進行することを防止することができる。これにより、溝
の内部に埋め込まれる第２の膜の厚さを基板の全面に渡
ってほぼ均一に揃えることができ、平坦性の良好な素子
分離構造を実現することができる。
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成するようにし
ていることにより、その後に、溝の内部以外の部分に形
成された第２の膜を除去する際に、化学機械研磨法によ
り第２の膜を研磨するようにしても、孤立した活性領域
の近傍に対応する部分における第２の膜の研磨が過度に
進行することを防止することができる。これにより、溝
の内部に埋め込まれる第２の膜の厚さを基板の全面に渡
ってほぼ均一に揃えることができ、平坦性の良好な素子
分離構造を実現することができる。
【００７０】この発明の第４の発明によれば、第２の膜
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成した後、化学
機械研磨法により、第３の膜の研磨レートと第２の膜の
研磨レートとがほぼ等しくなる条件で第２の膜および第
３の膜を研磨するようにしていることにより、孤立した
活性領域の近傍に対応する部分における第２の膜の研磨
が過度に進行することを防止することができ、しかも、
第２の膜上の第３の膜が除去された時点で、第２の膜の
表面をほぼ平坦にすることができる。このため、その後
に、化学機械研磨法またはエッチング法により、第１の
膜を研磨停止層またはエッチング停止層として第２の膜
を研磨またはエッチングすることにより、溝の内部に埋
め込まれる第２の膜の厚さを基板の全面に渡ってほぼ均
一に揃えることができ、平坦性の良好な素子分離構造を
実現することができる。
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成した後、化学
機械研磨法により、第３の膜の研磨レートと第２の膜の
研磨レートとがほぼ等しくなる条件で第２の膜および第
３の膜を研磨するようにしていることにより、孤立した
活性領域の近傍に対応する部分における第２の膜の研磨
が過度に進行することを防止することができ、しかも、
第２の膜上の第３の膜が除去された時点で、第２の膜の
表面をほぼ平坦にすることができる。このため、その後
に、化学機械研磨法またはエッチング法により、第１の
膜を研磨停止層またはエッチング停止層として第２の膜
を研磨またはエッチングすることにより、溝の内部に埋
め込まれる第２の膜の厚さを基板の全面に渡ってほぼ均
一に揃えることができ、平坦性の良好な素子分離構造を
実現することができる。
【００７１】この発明の第５の発明によれば、第２の膜
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成した後、化学
機械研磨法により、第３の膜に対する第２の膜の選択比
が高い研磨スラリーを用い、第１の膜および第３の膜を
研磨停止層として第２の膜を研磨するようにしているこ
とにより、孤立した活性領域の近傍に対応する部分にお
ける第２の膜の研磨が過度に進行することを防止するこ
とができる。これにより、溝の内部に埋め込まれる第２
の膜の厚さを基板の全面に渡ってほぼ均一に揃えること
ができ、平坦性の良好な素子分離構造を実現することが
できる。
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成した後、化学
機械研磨法により、第３の膜に対する第２の膜の選択比
が高い研磨スラリーを用い、第１の膜および第３の膜を
研磨停止層として第２の膜を研磨するようにしているこ
とにより、孤立した活性領域の近傍に対応する部分にお
ける第２の膜の研磨が過度に進行することを防止するこ
とができる。これにより、溝の内部に埋め込まれる第２
の膜の厚さを基板の全面に渡ってほぼ均一に揃えること
ができ、平坦性の良好な素子分離構造を実現することが
できる。
【００７２】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には、同一の符号を
付す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には、同一の符号を
付す。
【００７３】まず、この発明の第１の実施形態について
説明する。図１〜図４は、この第１の実施形態によるト
レンチ素子分離技術により素子間分離を行うようにした
半導体装置の製造方法を説明するための断面図である。
ここでは、ＤＲＡＭとロジック素子とを同一半導体基板
上に混載したシステムＬＳＩのような半導体装置を製造
する場合を例に説明する。
説明する。図１〜図４は、この第１の実施形態によるト
レンチ素子分離技術により素子間分離を行うようにした
半導体装置の製造方法を説明するための断面図である。
ここでは、ＤＲＡＭとロジック素子とを同一半導体基板
上に混載したシステムＬＳＩのような半導体装置を製造
する場合を例に説明する。
【００７４】この第１の実施形態によるトレンチ素子分
離技術においては、まず、図１Ａに示すように、Ｓｉ基
板１の表面に、例えば熱酸化法により例えば厚さ１０〜
２０ｎｍ程度のパッドＳｉＯ2 膜２を形成する。次に、
例えば、ＣＶＤ法により、全面に例えば厚さ１５０〜２
００ｎｍ程度のＳｉＮ膜３（第１の膜）を形成する。こ
のＳｉＮ膜３は、後に行われる、トレンチ以外の部分に
形成された埋め込み絶縁膜を除去するためのＣＭＰ工程
において、研磨ストッパーとして用いられるものであ
る。次に、ＳｉＮ膜３上に所定形状のレジストパターン
（図示せず）を形成する。このレジストパターンは、Ｓ
ｉ基板１の活性領域となる部分を覆い素子分離領域とな
る部分に開口部を有する。次に、このレジストパターン
をマスクとして、例えばＲＩＥ法によりＳｉＮ膜３をエ
ッチングする。これにより、ＳｉＮ膜３の素子分離領域
に対応する部分に開口部が形成される。その後、エッチ
ングマスクとして用いたレジストパターンを除去する。
離技術においては、まず、図１Ａに示すように、Ｓｉ基
板１の表面に、例えば熱酸化法により例えば厚さ１０〜
２０ｎｍ程度のパッドＳｉＯ2 膜２を形成する。次に、
例えば、ＣＶＤ法により、全面に例えば厚さ１５０〜２
００ｎｍ程度のＳｉＮ膜３（第１の膜）を形成する。こ
のＳｉＮ膜３は、後に行われる、トレンチ以外の部分に
形成された埋め込み絶縁膜を除去するためのＣＭＰ工程
において、研磨ストッパーとして用いられるものであ
る。次に、ＳｉＮ膜３上に所定形状のレジストパターン
（図示せず）を形成する。このレジストパターンは、Ｓ
ｉ基板１の活性領域となる部分を覆い素子分離領域とな
る部分に開口部を有する。次に、このレジストパターン
をマスクとして、例えばＲＩＥ法によりＳｉＮ膜３をエ
ッチングする。これにより、ＳｉＮ膜３の素子分離領域
に対応する部分に開口部が形成される。その後、エッチ
ングマスクとして用いたレジストパターンを除去する。
【００７５】次に、ＳｉＮ膜３をマスクとして、例えば
ＲＩＥ法によりパッドＳｉＯ2 膜２およびＳｉ基板１
を、Ｓｉ基板１の表面と垂直方向に異方性エッチングす
ることにより、トレンチ４ａおよびトレンチ４ｂを形成
する。この場合、Ｓｉ基板１の表面からトレンチ４ａ、
４ｂの底部までの深さ、すなさちトレンチ深さは、例え
ば３００〜４００ｎｍ程度とする。このようにトレンチ
４ａ、４ｂが形成されたことにより、これらのトレンチ
４ａ、４ｂで囲まれた活性領域に対応する部分に凸部５
ａ、５ｂが形成される。
ＲＩＥ法によりパッドＳｉＯ2 膜２およびＳｉ基板１
を、Ｓｉ基板１の表面と垂直方向に異方性エッチングす
ることにより、トレンチ４ａおよびトレンチ４ｂを形成
する。この場合、Ｓｉ基板１の表面からトレンチ４ａ、
４ｂの底部までの深さ、すなさちトレンチ深さは、例え
ば３００〜４００ｎｍ程度とする。このようにトレンチ
４ａ、４ｂが形成されたことにより、これらのトレンチ
４ａ、４ｂで囲まれた活性領域に対応する部分に凸部５
ａ、５ｂが形成される。
【００７６】ここで、トレンチ４ａは狭い素子分離領域
に対応する部分に形成されたものであり、トレンチ４ｂ
は広い素子分離領域に対応する部分に形成されたもので
ある。狭いトレンチ４ａの一方向における幅をｘ1 、広
いトレンチ４ｂの一方向における幅をｘ2 、トレンチ深
さをｙとすると、ｘ1 は例えばｙとほぼ同程度またはそ
れ以下であり、ｘ2 は例えばｙの２倍以上（ｘ2 ≧２
ｙ）である。一例を挙げると、狭いトレンチ４ａの一方
向における幅ｘ1 は例えば０．２５μｍ程度であり、広
いトレンチ４ｂの一方向における幅ｘ2 は例えば数μｍ
程度である。また、凸部５ａは狭い活性領域に対応する
部分に形成されたものであり、凸部５ｂは広い活性領域
に対応する部分に形成されたものである。これらの凸部
５ａ、５ｂのうち、狭い凸部５ａの一方向における幅は
例えば０．３μｍであり、広い凸部５ｂの一方向におけ
る幅は例えば数μｍ程度である。
に対応する部分に形成されたものであり、トレンチ４ｂ
は広い素子分離領域に対応する部分に形成されたもので
ある。狭いトレンチ４ａの一方向における幅をｘ1 、広
いトレンチ４ｂの一方向における幅をｘ2 、トレンチ深
さをｙとすると、ｘ1 は例えばｙとほぼ同程度またはそ
れ以下であり、ｘ2 は例えばｙの２倍以上（ｘ2 ≧２
ｙ）である。一例を挙げると、狭いトレンチ４ａの一方
向における幅ｘ1 は例えば０．２５μｍ程度であり、広
いトレンチ４ｂの一方向における幅ｘ2 は例えば数μｍ
程度である。また、凸部５ａは狭い活性領域に対応する
部分に形成されたものであり、凸部５ｂは広い活性領域
に対応する部分に形成されたものである。これらの凸部
５ａ、５ｂのうち、狭い凸部５ａの一方向における幅は
例えば０．３μｍであり、広い凸部５ｂの一方向におけ
る幅は例えば数μｍ程度である。
【００７７】この半導体装置においては、例えばＤＲＡ
Ｍ形成領域に対応する領域ａには、狭いトレンチ４ａと
狭い凸部５ａとが周期的に形成されており、凸部パター
ンが密に形成されている。一方、例えばＩ／Ｏ部やキャ
パシタ形成領域（周辺回路形成領域）に対応する領域ｂ
には、広いトレンチ４ｂの間に狭い凸部５ａが孤立して
形成されており、凸部パターンが疎に形成されている。
また、領域ｂには、広い凸部５ｂが形成されており、こ
の部分では凸部パターンが密となっている。
Ｍ形成領域に対応する領域ａには、狭いトレンチ４ａと
狭い凸部５ａとが周期的に形成されており、凸部パター
ンが密に形成されている。一方、例えばＩ／Ｏ部やキャ
パシタ形成領域（周辺回路形成領域）に対応する領域ｂ
には、広いトレンチ４ｂの間に狭い凸部５ａが孤立して
形成されており、凸部パターンが疎に形成されている。
また、領域ｂには、広い凸部５ｂが形成されており、こ
の部分では凸部パターンが密となっている。
【００７８】上述のようにＳｉ基板１の素子分離領域に
トレンチ４ａ、４ｂを形成した後、熱酸化法により、ト
レンチ４ａ、４ｂの側壁および底部に酸化膜（図示せ
ず）を形成する。
トレンチ４ａ、４ｂを形成した後、熱酸化法により、ト
レンチ４ａ、４ｂの側壁および底部に酸化膜（図示せ
ず）を形成する。
【００７９】次に、図１Ｂに示すように、例えば高密度
プラズマＣＶＤ法により、トレンチ４ａ、４ｂの内部を
埋めるように全面に埋め込みＳｉＯ2 膜６（第２の膜）
を形成する。この高密度プラズマＣＶＤ法により形成さ
れた埋め込みＳｉＯ2 膜６は、高いアスペクト比でもス
リットがボイドや膜収縮が少なく、良好な埋め込み特性
が得られる。この場合、トレンチ４ａ、４ｂ上の埋め込
みＳｉＯ2 膜６の厚さが、トレンチ深さとＳｉＮ膜３の
厚さとの和よりも大きくなるようにする。具体的には、
この埋め込みＳｉＯ2 膜６の厚さは、トレンチ深さおよ
びＳｉＮ膜３の厚さを考慮して、例えば６００〜８００
ｎｍとする。この高密度プラズマＣＶＤ法による埋め込
みＳｉＯ2 膜６の形成条件の一例を挙げると、プロセス
ガスとしてＡｒ、Ｏ2 、ＳｉＨ4 の混合ガスを用い、ス
パッタレート１００〜１５０ｎｍ／分、成膜レート４０
０〜６００ｎｍ／分の条件で成膜する。
プラズマＣＶＤ法により、トレンチ４ａ、４ｂの内部を
埋めるように全面に埋め込みＳｉＯ2 膜６（第２の膜）
を形成する。この高密度プラズマＣＶＤ法により形成さ
れた埋め込みＳｉＯ2 膜６は、高いアスペクト比でもス
リットがボイドや膜収縮が少なく、良好な埋め込み特性
が得られる。この場合、トレンチ４ａ、４ｂ上の埋め込
みＳｉＯ2 膜６の厚さが、トレンチ深さとＳｉＮ膜３の
厚さとの和よりも大きくなるようにする。具体的には、
この埋め込みＳｉＯ2 膜６の厚さは、トレンチ深さおよ
びＳｉＮ膜３の厚さを考慮して、例えば６００〜８００
ｎｍとする。この高密度プラズマＣＶＤ法による埋め込
みＳｉＯ2 膜６の形成条件の一例を挙げると、プロセス
ガスとしてＡｒ、Ｏ2 、ＳｉＨ4 の混合ガスを用い、ス
パッタレート１００〜１５０ｎｍ／分、成膜レート４０
０〜６００ｎｍ／分の条件で成膜する。
【００８０】ここで、高密度プラズマＣＶＤ法による成
膜の際には、エッチングと堆積とが同時進行するため、
トレンチ４ａ、４ｂ上には埋め込みＳｉＯ2 膜６が平坦
に堆積し、凸部５ａ、５ｂ上には埋め込みＳｉＯ2 膜６
がエッジの部分から内側に例えば４５°傾斜した斜面を
形成しながら堆積してゆく。これにより、図１Ｂに示す
ような形状の埋め込みＳｉＯ2 膜６が得られる。すなわ
ち、この埋め込みＳｉＯ2 膜６は、トレンチ４ａ、４ｂ
に対応する部分に平坦部を有し、凸部５ａ、５ｂのエッ
ジ近傍に対応する部分に斜面を有している。なお、狭い
凸部５ａに対応する部分においては、両側から延びる斜
面が中央部で交差し、埋め込みＳｉＯ2膜６に突起部が
形成され、広い凸部５ｂに対応する部分においては、両
側の斜面が交差せず埋め込みＳｉＯ2 膜６に広い平坦部
が形成される。また、狭いトレンチ４ａ上には、広いト
レンチ４ｂ上よりも埋め込みＳｉＯ2 膜６が厚く堆積
し、領域ａの狭いトレンチ４ａに囲まれた狭い凸部５ａ
上および領域ｂの広い凸部５ｂ上には、領域ｂの広いト
レンチ４ａに囲まれた狭い凸部５ａ（孤立した凸部５
ａ）上よりも埋め込みＳｉＯ2 膜６が厚く堆積する。
膜の際には、エッチングと堆積とが同時進行するため、
トレンチ４ａ、４ｂ上には埋め込みＳｉＯ2 膜６が平坦
に堆積し、凸部５ａ、５ｂ上には埋め込みＳｉＯ2 膜６
がエッジの部分から内側に例えば４５°傾斜した斜面を
形成しながら堆積してゆく。これにより、図１Ｂに示す
ような形状の埋め込みＳｉＯ2 膜６が得られる。すなわ
ち、この埋め込みＳｉＯ2 膜６は、トレンチ４ａ、４ｂ
に対応する部分に平坦部を有し、凸部５ａ、５ｂのエッ
ジ近傍に対応する部分に斜面を有している。なお、狭い
凸部５ａに対応する部分においては、両側から延びる斜
面が中央部で交差し、埋め込みＳｉＯ2膜６に突起部が
形成され、広い凸部５ｂに対応する部分においては、両
側の斜面が交差せず埋め込みＳｉＯ2 膜６に広い平坦部
が形成される。また、狭いトレンチ４ａ上には、広いト
レンチ４ｂ上よりも埋め込みＳｉＯ2 膜６が厚く堆積
し、領域ａの狭いトレンチ４ａに囲まれた狭い凸部５ａ
上および領域ｂの広い凸部５ｂ上には、領域ｂの広いト
レンチ４ａに囲まれた狭い凸部５ａ（孤立した凸部５
ａ）上よりも埋め込みＳｉＯ2 膜６が厚く堆積する。
【００８１】次に、図２Ａに示すように、埋め込みＳｉ
Ｏ2 膜６上に、ダミー膜として、例えばＣＶＤ法により
ＳｉＮ膜７（第３の膜）を形成する。このＳｉＮ膜７の
厚さは、例えば１００〜２００ｎｍ程度とすることが望
ましい。
Ｏ2 膜６上に、ダミー膜として、例えばＣＶＤ法により
ＳｉＮ膜７（第３の膜）を形成する。このＳｉＮ膜７の
厚さは、例えば１００〜２００ｎｍ程度とすることが望
ましい。
【００８２】次に、ＳｉＮ膜７のうち、領域ｂ内の孤立
した凸部５ａを囲む広いトレンチ４ｂに対応する部分
と、広い凸部５ａを囲むトレンチ４ｂに対応する部分と
をレジストパターン（図示せず）で覆い、このレジスト
パターンをマスクとして例えばＲＩＥ法によりＳｉＮ膜
７をエッチングすることにより、このＳｉＮ膜７をパタ
ーニングする。これにより、図２Ｂに示すように、領域
ｂ内の孤立した凸部５ａを囲む広いトレンチ４ｂに対応
する部分と、広い凸部５ｂを囲むトレンチ４ｂに対応す
る部分とにＳｉＮ膜７が残され、それ以外の部分に形成
されたＳｉＮ膜７が除去される。すなわち、埋め込みＳ
ｉＯ2 膜６のうち、広いトレンチ４ａ内に孤立した凸部
５ａの近傍に対応する部分がＳｉＮ膜７で囲まれると共
に、広い凸部５ｂの近傍に形成された段差がＳｉＮ膜７
により低減される。また、広いトレンチ４ｂ上にＳｉＮ
膜７のパターンが残されることにより、この後に行われ
るＣＭＰ工程で、広いトレンチ４ｂ内の埋め込みＳｉＯ
2 膜６の膜減りを防止することができる。
した凸部５ａを囲む広いトレンチ４ｂに対応する部分
と、広い凸部５ａを囲むトレンチ４ｂに対応する部分と
をレジストパターン（図示せず）で覆い、このレジスト
パターンをマスクとして例えばＲＩＥ法によりＳｉＮ膜
７をエッチングすることにより、このＳｉＮ膜７をパタ
ーニングする。これにより、図２Ｂに示すように、領域
ｂ内の孤立した凸部５ａを囲む広いトレンチ４ｂに対応
する部分と、広い凸部５ｂを囲むトレンチ４ｂに対応す
る部分とにＳｉＮ膜７が残され、それ以外の部分に形成
されたＳｉＮ膜７が除去される。すなわち、埋め込みＳ
ｉＯ2 膜６のうち、広いトレンチ４ａ内に孤立した凸部
５ａの近傍に対応する部分がＳｉＮ膜７で囲まれると共
に、広い凸部５ｂの近傍に形成された段差がＳｉＮ膜７
により低減される。また、広いトレンチ４ｂ上にＳｉＮ
膜７のパターンが残されることにより、この後に行われ
るＣＭＰ工程で、広いトレンチ４ｂ内の埋め込みＳｉＯ
2 膜６の膜減りを防止することができる。
【００８３】次に、図３Ａに示すように、ＣＭＰ法によ
り、ＳｉＮの研磨レートとＳｉＯ２の研磨レートとがほ
ぼ等しくなる条件で、埋め込みＳｉＯ２ 膜６上のＳｉ
Ｎ膜７がほぼ完全に除去されるまで研磨を行う。このよ
うにＳｉＮ膜７が除去されるまで研磨を行うことによ
り、表面がほぼ平坦化された埋め込みＳｉＯ2 膜６が得
られる。このときのＣＭＰ法による研磨の条件の一例を
挙げると、ポリウレタンの研磨パッドおよびアルカリ性
水溶液中に研磨材としてのシリカを分散させたスラリー
を用い、研磨圧力を１００ｋＰａ、定盤の回転数を４０
ｒｐｍとする。スラリーのアルカリ性水溶液としては、
例えばＫＯＨ水溶液（ＫＯＨは重量比で５％程度）を用
いる。このとき、ＳｉＯ2 膜の平坦な表面での研磨レー
トは、約４００ｎｍ／分、ＳｉＮ膜の平坦な表面での研
磨レートは、約４００ｎｍ／分である。
り、ＳｉＮの研磨レートとＳｉＯ２の研磨レートとがほ
ぼ等しくなる条件で、埋め込みＳｉＯ２ 膜６上のＳｉ
Ｎ膜７がほぼ完全に除去されるまで研磨を行う。このよ
うにＳｉＮ膜７が除去されるまで研磨を行うことによ
り、表面がほぼ平坦化された埋め込みＳｉＯ2 膜６が得
られる。このときのＣＭＰ法による研磨の条件の一例を
挙げると、ポリウレタンの研磨パッドおよびアルカリ性
水溶液中に研磨材としてのシリカを分散させたスラリー
を用い、研磨圧力を１００ｋＰａ、定盤の回転数を４０
ｒｐｍとする。スラリーのアルカリ性水溶液としては、
例えばＫＯＨ水溶液（ＫＯＨは重量比で５％程度）を用
いる。このとき、ＳｉＯ2 膜の平坦な表面での研磨レー
トは、約４００ｎｍ／分、ＳｉＮ膜の平坦な表面での研
磨レートは、約４００ｎｍ／分である。
【００８４】次に、ＣＭＰ法により、ＳｉＯ2 の研磨レ
ートがＳｉＮの研磨レートより大きくなる条件で、凸部
５ａ、５ｂ上のＳｉＮ膜３を研磨ストッパーとして、Ｓ
ｉＮ膜３上の埋め込みＳｉＯ2 膜６がほぼ完全に除去さ
れるまで研磨を行う。これにより、図３Ｂに示すよう
に、トレンチ４ａ、４ｂ以外の部分に形成された埋め込
みＳｉＯ2 膜６が除去され、これらのトレンチ４ａ、４
ｂの内部のみに埋め込みＳｉＯ2 膜６が残される。ま
た、このとき、トレンチ４ａ、４ｂの内部に残存する埋
め込みＳｉＯ2 膜６の厚さは、Ｓｉ基板１の全面に渡っ
てほぼ均一となる。このときのＣＭＰ法による研磨の条
件の一例を挙げると、ポリウレタンの研磨パッドおよび
アルカリ性水溶液中に研磨材としてのシリカを分散させ
たスラリーを用い、研磨圧力を５０ｋ〜６０ｋＰａ、定
盤の回転数を２０ｒｐｍとする。スラリーのアルカリ性
水溶液としては、例えばＫＯＨ水溶液（ＫＯＨは重量比
で５％程度）を用いる。このとき、ＳｉＯ2 膜の平坦な
表面での研磨レートは、約２００〜２５０ｎｍ／分、Ｓ
ｉＮ膜の平坦な表面での研磨レートは、約５０ｎｍ／分
である。
ートがＳｉＮの研磨レートより大きくなる条件で、凸部
５ａ、５ｂ上のＳｉＮ膜３を研磨ストッパーとして、Ｓ
ｉＮ膜３上の埋め込みＳｉＯ2 膜６がほぼ完全に除去さ
れるまで研磨を行う。これにより、図３Ｂに示すよう
に、トレンチ４ａ、４ｂ以外の部分に形成された埋め込
みＳｉＯ2 膜６が除去され、これらのトレンチ４ａ、４
ｂの内部のみに埋め込みＳｉＯ2 膜６が残される。ま
た、このとき、トレンチ４ａ、４ｂの内部に残存する埋
め込みＳｉＯ2 膜６の厚さは、Ｓｉ基板１の全面に渡っ
てほぼ均一となる。このときのＣＭＰ法による研磨の条
件の一例を挙げると、ポリウレタンの研磨パッドおよび
アルカリ性水溶液中に研磨材としてのシリカを分散させ
たスラリーを用い、研磨圧力を５０ｋ〜６０ｋＰａ、定
盤の回転数を２０ｒｐｍとする。スラリーのアルカリ性
水溶液としては、例えばＫＯＨ水溶液（ＫＯＨは重量比
で５％程度）を用いる。このとき、ＳｉＯ2 膜の平坦な
表面での研磨レートは、約２００〜２５０ｎｍ／分、Ｓ
ｉＮ膜の平坦な表面での研磨レートは、約５０ｎｍ／分
である。
【００８５】次に、図４Ａに示すように、例えば熱リン
酸を用いたウエットエッチング法により、凸部５ａ、５
ｂ上のＳｉＮ膜３を除去した後、例えばフッ酸を用いた
ウエットエッチング法により凸部５ａ、５ｂ上のパッド
ＳｉＯ2 膜２を除去する。このとき、パッドＳｉＯ2 膜
２を除去する際に、埋め込みＳｉＯ2 膜６もエッチング
されるため、これらの埋め込みＳｉＯ2 膜６の厚さが減
少する。
酸を用いたウエットエッチング法により、凸部５ａ、５
ｂ上のＳｉＮ膜３を除去した後、例えばフッ酸を用いた
ウエットエッチング法により凸部５ａ、５ｂ上のパッド
ＳｉＯ2 膜２を除去する。このとき、パッドＳｉＯ2 膜
２を除去する際に、埋め込みＳｉＯ2 膜６もエッチング
されるため、これらの埋め込みＳｉＯ2 膜６の厚さが減
少する。
【００８６】以上のようにして、トレンチ素子分離技術
により素子間分離が行われる。
により素子間分離が行われる。
【００８７】以降、活性領域の表面を犠牲酸化した後、
活性領域中に不純物の導入を行う。次に、例えばフッ酸
を用いたウエットエッチング法により犠牲酸化膜を除去
した後、例えば熱酸化法により活性領域の表面にＳｉＯ
2 膜のようなゲート絶縁膜を形成する。次に、例えばＣ
ＶＤ法により、ゲート電極材料としての多結晶Ｓｉ膜を
全面に形成した後、例えばＲＩＥ法によりこの多結晶Ｓ
ｉ膜を所定形状にパターニングすることにより、ゲート
絶縁膜上にゲート電極を形成する。図４Ｂは、ゲート電
極の形成まで行った状態を示す。図４Ｂにおいて、ゲー
ト絶縁膜およびゲート電極は、図示省略されている。こ
こで、埋め込みＳｉＯ2 膜６の厚さが更に減少し、トレ
ンチ４ａ、４ｂの側壁に対応する部分に窪みが生じてい
るのは、犠牲酸化膜を除去する際に埋め込みＳｉＯ2 膜
６もエッチングされるためである。ここでは、この犠牲
酸化膜を除去する際に、埋め込み酸化膜膜６の厚さがト
レンチ深さとほぼ等しくなるようにエッチングを制御
し、凸部５ａ、５ｂにおけるＳｉ基板１の表面と、トレ
ンチ４ａ、４ｂにおける埋め込みＳｉＯ2 膜６の表面と
をほぼ一致させている。
活性領域中に不純物の導入を行う。次に、例えばフッ酸
を用いたウエットエッチング法により犠牲酸化膜を除去
した後、例えば熱酸化法により活性領域の表面にＳｉＯ
2 膜のようなゲート絶縁膜を形成する。次に、例えばＣ
ＶＤ法により、ゲート電極材料としての多結晶Ｓｉ膜を
全面に形成した後、例えばＲＩＥ法によりこの多結晶Ｓ
ｉ膜を所定形状にパターニングすることにより、ゲート
絶縁膜上にゲート電極を形成する。図４Ｂは、ゲート電
極の形成まで行った状態を示す。図４Ｂにおいて、ゲー
ト絶縁膜およびゲート電極は、図示省略されている。こ
こで、埋め込みＳｉＯ2 膜６の厚さが更に減少し、トレ
ンチ４ａ、４ｂの側壁に対応する部分に窪みが生じてい
るのは、犠牲酸化膜を除去する際に埋め込みＳｉＯ2 膜
６もエッチングされるためである。ここでは、この犠牲
酸化膜を除去する際に、埋め込み酸化膜膜６の厚さがト
レンチ深さとほぼ等しくなるようにエッチングを制御
し、凸部５ａ、５ｂにおけるＳｉ基板１の表面と、トレ
ンチ４ａ、４ｂにおける埋め込みＳｉＯ2 膜６の表面と
をほぼ一致させている。
【００８８】以降、従来公知の方法により、ＭＯＳＦＥ
Ｔやキャパシタなどの素子を形成し、目的とする半導体
装置を完成させる。
Ｔやキャパシタなどの素子を形成し、目的とする半導体
装置を完成させる。
【００８９】以上のように、この第１の実施形態によれ
ば、埋め込みＳｉＯ2 膜６を形成した後、この埋め込み
ＳｉＯ2 膜６上にＳｉＮ膜７を形成し、広いトレンチ４
ａ内に孤立した凸部５ａに対応する部分および広い凸部
５ｂを囲むようにＳｉＮ膜７をパターニングし、この
後、ＣＭＰ法により、埋め込みＳｉＯ2 膜６上のＳｉＮ
膜７がほぼ除去されるまで、埋め込みＳｉＯ2 膜６とＳ
ｉＮ膜７とを低選択比条件で研磨するようにしている。
これにより、孤立した凸部５ａの近傍に対応する部分の
埋め込みＳｉＯ2 膜６の研磨が過度に進行することを防
止することができると共に、広い凸部５ｂに対応する部
分の埋め込みＳｉＯ2 膜６（広い平坦部を有する段差）
も他の部分における埋め込みＳｉＯ2 膜６と同様に研磨
することができ、埋め込みＳｉＯ2 膜６の表面をほぼ平
坦にすることができる。
ば、埋め込みＳｉＯ2 膜６を形成した後、この埋め込み
ＳｉＯ2 膜６上にＳｉＮ膜７を形成し、広いトレンチ４
ａ内に孤立した凸部５ａに対応する部分および広い凸部
５ｂを囲むようにＳｉＮ膜７をパターニングし、この
後、ＣＭＰ法により、埋め込みＳｉＯ2 膜６上のＳｉＮ
膜７がほぼ除去されるまで、埋め込みＳｉＯ2 膜６とＳ
ｉＮ膜７とを低選択比条件で研磨するようにしている。
これにより、孤立した凸部５ａの近傍に対応する部分の
埋め込みＳｉＯ2 膜６の研磨が過度に進行することを防
止することができると共に、広い凸部５ｂに対応する部
分の埋め込みＳｉＯ2 膜６（広い平坦部を有する段差）
も他の部分における埋め込みＳｉＯ2 膜６と同様に研磨
することができ、埋め込みＳｉＯ2 膜６の表面をほぼ平
坦にすることができる。
【００９０】したがって、この後、ＣＭＰ法により、凸
部５ａ、５ｂ上のＳｉＮ膜３を研磨ストッパーとして、
このＳｉＮ膜３上の埋め込みＳｉＯ2 膜６がほぼ除去さ
れるまで、埋め込みＳｉＯ2 膜６をＳｉＮ膜３に対して
高選択比条件で研磨することにより、トレンチ４ａ、４
ｂの内部に残存する埋め込みＳｉＯ2 膜６の厚さを、Ｓ
ｉ基板１の全面に渡ってほぼ均一にすることができ、平
坦性の良好な素子分離構造を実現することができる。
部５ａ、５ｂ上のＳｉＮ膜３を研磨ストッパーとして、
このＳｉＮ膜３上の埋め込みＳｉＯ2 膜６がほぼ除去さ
れるまで、埋め込みＳｉＯ2 膜６をＳｉＮ膜３に対して
高選択比条件で研磨することにより、トレンチ４ａ、４
ｂの内部に残存する埋め込みＳｉＯ2 膜６の厚さを、Ｓ
ｉ基板１の全面に渡ってほぼ均一にすることができ、平
坦性の良好な素子分離構造を実現することができる。
【００９１】また、このように平坦性の良好な素子分離
構造を実現することができることにより、例えばＤＲＡ
Ｍ形成領域のように単位面積当たり活性領域（凸部パタ
ーン）の密度が高い部分において、活性領域と素子分離
領域との間の段差が低減されるため、ゲート電極加工時
に段差部の近傍にゲート電極材料のエッチング残りが生
じることによる短絡の問題が解消される。また、例えば
周辺回路形成領域のように単位面積当たり活性領域（凸
部パターン）の密度が低い部分において、孤立した活性
領域の近傍の埋め込みＳｉＯ2 膜６の落ち込みも低減さ
れるため、ゲート絶縁膜の膜質が劣化するという問題、
ＭＯＳＦＥＴのしきい値電圧が設計値から変動するとい
う問題、電流−電圧特性にキンクが出現するという問題
等が解消される。これにより、特性が良好でかつ高い信
頼性を有する素子を形成することができると共に、素子
の設計を容易に行うことができるという効果が得られ
る。
構造を実現することができることにより、例えばＤＲＡ
Ｍ形成領域のように単位面積当たり活性領域（凸部パタ
ーン）の密度が高い部分において、活性領域と素子分離
領域との間の段差が低減されるため、ゲート電極加工時
に段差部の近傍にゲート電極材料のエッチング残りが生
じることによる短絡の問題が解消される。また、例えば
周辺回路形成領域のように単位面積当たり活性領域（凸
部パターン）の密度が低い部分において、孤立した活性
領域の近傍の埋め込みＳｉＯ2 膜６の落ち込みも低減さ
れるため、ゲート絶縁膜の膜質が劣化するという問題、
ＭＯＳＦＥＴのしきい値電圧が設計値から変動するとい
う問題、電流−電圧特性にキンクが出現するという問題
等が解消される。これにより、特性が良好でかつ高い信
頼性を有する素子を形成することができると共に、素子
の設計を容易に行うことができるという効果が得られ
る。
【００９２】また、この第１の実施形態によるトレンチ
素子分離技術により素子間分離を行う場合、活性領域が
密集した領域上の埋め込み絶縁膜を予め取り除いてやる
ようにした従来のトレンチ素子分離技術（図８〜図１１
参照）と比較してもマスクの増加が無いため、低コスト
で半導体装置を製造することができる。
素子分離技術により素子間分離を行う場合、活性領域が
密集した領域上の埋め込み絶縁膜を予め取り除いてやる
ようにした従来のトレンチ素子分離技術（図８〜図１１
参照）と比較してもマスクの増加が無いため、低コスト
で半導体装置を製造することができる。
【００９３】次に、この発明の第２の実施形態について
説明する。この第２の実施形態による半導体装置の製造
方法においては、トレンチ素子分離技術により素子間分
離を行う場合に、第１の実施形態におけると同様に工程
を進めて、図３Ａに示すように、ＳｉＮ膜７を除去する
工程まで行い、埋め込みＳｉＯ2 膜６の表面を平坦化す
る。この後、例えばフッ酸を用いたウェットエッチング
法により、凸部５ａ、５ｂ上のＳｉＮ膜３をエッチング
ストッパーとして、ＳｉＮ膜３上の埋め込みＳｉＯ2 膜
６がほぼ完全に除去されるまで、埋め込みＳｉＯ2 膜６
をエッチングする。これにより、図３Ｂに示すと同様の
構造を得る。この第２の実施形態による半導体装置の製
造方法のその他の構成は、第１の実施形態による半導体
装置の製造方法と同様であるので、説明を省略する。
説明する。この第２の実施形態による半導体装置の製造
方法においては、トレンチ素子分離技術により素子間分
離を行う場合に、第１の実施形態におけると同様に工程
を進めて、図３Ａに示すように、ＳｉＮ膜７を除去する
工程まで行い、埋め込みＳｉＯ2 膜６の表面を平坦化す
る。この後、例えばフッ酸を用いたウェットエッチング
法により、凸部５ａ、５ｂ上のＳｉＮ膜３をエッチング
ストッパーとして、ＳｉＮ膜３上の埋め込みＳｉＯ2 膜
６がほぼ完全に除去されるまで、埋め込みＳｉＯ2 膜６
をエッチングする。これにより、図３Ｂに示すと同様の
構造を得る。この第２の実施形態による半導体装置の製
造方法のその他の構成は、第１の実施形態による半導体
装置の製造方法と同様であるので、説明を省略する。
【００９４】この第２の実施形態によれば、第１の実施
形態と同様な効果を得ることができる。
形態と同様な効果を得ることができる。
【００９５】次に、この発明の第３の実施形態について
説明する。図５〜図６は、この第３の実施形態によるト
レンチ素子分離技術により素子間分離を行うようにした
半導体装置の製造方法を説明するための断面図である。
ここでは、ＤＲＡＭとロジック素子とを同一半導体基板
上に混載したシステムＬＳＩのような半導体装置を製造
する場合を例に説明する。
説明する。図５〜図６は、この第３の実施形態によるト
レンチ素子分離技術により素子間分離を行うようにした
半導体装置の製造方法を説明するための断面図である。
ここでは、ＤＲＡＭとロジック素子とを同一半導体基板
上に混載したシステムＬＳＩのような半導体装置を製造
する場合を例に説明する。
【００９６】この第３の実施形態によるトレンチ素子分
離技術においては、まず、図５Ａに示すように、Ｓｉ基
板１の表面に、例えば熱酸化法により例えば厚さ５〜２
０ｎｍ程度のパッドＳｉＯ2 膜２を形成する。次に、例
えば、減圧ＣＶＤ法により、全面に例えば厚さ５０〜２
５０ｎｍ程度のＳｉＮ膜３（第１の膜）を形成する。こ
のＳｉＮ膜３は、後述するトレンチ以外の部分に形成さ
れた埋め込み絶縁膜を除去するためのＣＭＰ工程におい
て、研磨ストッパーとして用いられるものである。次
に、リソグラフィ法により、ＳｉＮ膜３上に所定形状の
レジストパターン（図示せず）を形成する。このリソグ
ラフィ工程は、例えば、光源にＫｒＦエキシマレーザを
用いたステッパを用いて行う。このレジストパターン
は、Ｓｉ基板１の活性領域となる部分を覆い素子分離領
域となる部分に開口部を有する。次に、このレジストパ
ターンをマスクとして、例えばＲＩＥ法によりＳｉＮ膜
３を選択的にエッチングする。これにより、ＳｉＮ膜３
の素子分離領域に対応する部分に開口部が形成される。
その後、エッチングマスクとして用いたレジストパター
ンを除去する。
離技術においては、まず、図５Ａに示すように、Ｓｉ基
板１の表面に、例えば熱酸化法により例えば厚さ５〜２
０ｎｍ程度のパッドＳｉＯ2 膜２を形成する。次に、例
えば、減圧ＣＶＤ法により、全面に例えば厚さ５０〜２
５０ｎｍ程度のＳｉＮ膜３（第１の膜）を形成する。こ
のＳｉＮ膜３は、後述するトレンチ以外の部分に形成さ
れた埋め込み絶縁膜を除去するためのＣＭＰ工程におい
て、研磨ストッパーとして用いられるものである。次
に、リソグラフィ法により、ＳｉＮ膜３上に所定形状の
レジストパターン（図示せず）を形成する。このリソグ
ラフィ工程は、例えば、光源にＫｒＦエキシマレーザを
用いたステッパを用いて行う。このレジストパターン
は、Ｓｉ基板１の活性領域となる部分を覆い素子分離領
域となる部分に開口部を有する。次に、このレジストパ
ターンをマスクとして、例えばＲＩＥ法によりＳｉＮ膜
３を選択的にエッチングする。これにより、ＳｉＮ膜３
の素子分離領域に対応する部分に開口部が形成される。
その後、エッチングマスクとして用いたレジストパター
ンを除去する。
【００９７】次に、ＳｉＮ膜３をマスクとして、例えば
ＲＩＥ法によりパッドＳｉＯ2 膜２およびＳｉ基板１
を、Ｓｉ基板１の表面と垂直方向に異方性エッチングす
ることにより、トレンチ４ａおよびトレンチ４ｂを形成
する。この場合、Ｓｉ基板１の表面からトレンチ４ａ、
４ｂの底部までの深さ、すなわちトレンチ深さは、例え
ば３００〜４００ｎｍ程度とする。このようにトレンチ
４ａ、４ｂが形成されたことにより、これらのトレンチ
４ａ、４ｂで囲まれた活性領域に対応する部分に凸部５
ａ、５ｂが形成される。
ＲＩＥ法によりパッドＳｉＯ2 膜２およびＳｉ基板１
を、Ｓｉ基板１の表面と垂直方向に異方性エッチングす
ることにより、トレンチ４ａおよびトレンチ４ｂを形成
する。この場合、Ｓｉ基板１の表面からトレンチ４ａ、
４ｂの底部までの深さ、すなわちトレンチ深さは、例え
ば３００〜４００ｎｍ程度とする。このようにトレンチ
４ａ、４ｂが形成されたことにより、これらのトレンチ
４ａ、４ｂで囲まれた活性領域に対応する部分に凸部５
ａ、５ｂが形成される。
【００９８】ここで、トレンチ４ａは狭い素子分離領域
に対応する部分に形成されたものであり、トレンチ４ｂ
は広い素子分離領域に対応する部分に形成されたもので
ある。狭いトレンチ４ａの一方向における幅は、例え
ば、トレンチ深さとほぼ同程度またはそれ以下であり、
広いトレンチ４ｂの一方向における幅は、例えば１μｍ
以上、数μｍ程度である。一例を挙げると、狭いトレン
チ４ａの一方向における幅は０．２５μｍ程度であり、
広いトレンチ４ｂの一方向における幅は５μｍ程度であ
る。また、凸部５ａは狭い活性領域に対応する部分に形
成されたものであり、凸部５ｂは広い活性領域に対応す
る部分に形成されたものである。これらの凸部５ａ、５
ｂのうち、狭い凸部５ａの一方向における幅は例えば
０．３μｍであり、広い凸部５ｂの一方向における幅は
例えば数μｍ程度である。
に対応する部分に形成されたものであり、トレンチ４ｂ
は広い素子分離領域に対応する部分に形成されたもので
ある。狭いトレンチ４ａの一方向における幅は、例え
ば、トレンチ深さとほぼ同程度またはそれ以下であり、
広いトレンチ４ｂの一方向における幅は、例えば１μｍ
以上、数μｍ程度である。一例を挙げると、狭いトレン
チ４ａの一方向における幅は０．２５μｍ程度であり、
広いトレンチ４ｂの一方向における幅は５μｍ程度であ
る。また、凸部５ａは狭い活性領域に対応する部分に形
成されたものであり、凸部５ｂは広い活性領域に対応す
る部分に形成されたものである。これらの凸部５ａ、５
ｂのうち、狭い凸部５ａの一方向における幅は例えば
０．３μｍであり、広い凸部５ｂの一方向における幅は
例えば数μｍ程度である。
【００９９】この半導体装置においては、例えばＤＲＡ
Ｍ形成領域に対応する領域ａには、狭いトレンチ４ａと
狭い凸部５ａとが周期的に形成されており、凸部パター
ンが密に形成されている。一方、例えばＩ／Ｏ部やキャ
パシタ形成領域（周辺回路形成領域）に対応する領域ｂ
には、広いトレンチ４ｂの間に狭い凸部５ａが孤立して
形成されており、凸部パターンが疎に形成されている。
この場合、広いトレンチ４ｂ間に孤立した凸部５ａ、す
なわち、広い素子分離領域間に孤立した活性領域は、隣
接する活性領域から１μｍ以上（この例では５μｍ）離
れている。また、領域ｂには、広い凸部５ｂが形成され
ており、この部分では凸部パターンが密となっている。
Ｍ形成領域に対応する領域ａには、狭いトレンチ４ａと
狭い凸部５ａとが周期的に形成されており、凸部パター
ンが密に形成されている。一方、例えばＩ／Ｏ部やキャ
パシタ形成領域（周辺回路形成領域）に対応する領域ｂ
には、広いトレンチ４ｂの間に狭い凸部５ａが孤立して
形成されており、凸部パターンが疎に形成されている。
この場合、広いトレンチ４ｂ間に孤立した凸部５ａ、す
なわち、広い素子分離領域間に孤立した活性領域は、隣
接する活性領域から１μｍ以上（この例では５μｍ）離
れている。また、領域ｂには、広い凸部５ｂが形成され
ており、この部分では凸部パターンが密となっている。
【０１００】上述のようにＳｉ基板１の素子分離領域に
トレンチ４ａ、４ｂを形成した後、熱酸化法により、ト
レンチ４ａ、４ｂの側壁および底部に酸化膜（図示せ
ず）を形成する。
トレンチ４ａ、４ｂを形成した後、熱酸化法により、ト
レンチ４ａ、４ｂの側壁および底部に酸化膜（図示せ
ず）を形成する。
【０１０１】次に、図５Ｂに示すように、例えばＣＶＤ
法により、トレンチ４ａ、４ｂの内部を埋めるように全
面に埋め込みＳｉＯ2 膜６（第２の膜）を形成する。こ
の埋め込みＳｉＯ2 膜６の厚さは、Ｓｉ基板１に形成さ
れたトレンチ４ａ，４ｂの深さ（トレンチ深さ）および
ＳｉＮ膜３の厚さなどを考慮して決定される。ここで
は、一例として、埋め込みＳｉＯ2 膜６の表面の高さが
最も低い部分（広いトレンチ４ｂに対応する部分）にお
いて、その表面がＳｉＮ膜３の表面とほぼ一致するよう
に、この埋め込みＳｉＯ2 膜６をＳｉ基板１上に形成す
る。すなわち、トレンチ４ｂ上に堆積する埋め込みＳｉ
Ｏ2 膜６の厚さが、トレンチ深さとパッドＳｉＯ2 膜２
の厚さとＳｉＮ膜３の厚さとの和（例えば６００μｍ程
度）とほぼ等しくなるようにする。
法により、トレンチ４ａ、４ｂの内部を埋めるように全
面に埋め込みＳｉＯ2 膜６（第２の膜）を形成する。こ
の埋め込みＳｉＯ2 膜６の厚さは、Ｓｉ基板１に形成さ
れたトレンチ４ａ，４ｂの深さ（トレンチ深さ）および
ＳｉＮ膜３の厚さなどを考慮して決定される。ここで
は、一例として、埋め込みＳｉＯ2 膜６の表面の高さが
最も低い部分（広いトレンチ４ｂに対応する部分）にお
いて、その表面がＳｉＮ膜３の表面とほぼ一致するよう
に、この埋め込みＳｉＯ2 膜６をＳｉ基板１上に形成す
る。すなわち、トレンチ４ｂ上に堆積する埋め込みＳｉ
Ｏ2 膜６の厚さが、トレンチ深さとパッドＳｉＯ2 膜２
の厚さとＳｉＮ膜３の厚さとの和（例えば６００μｍ程
度）とほぼ等しくなるようにする。
【０１０２】次に、図６Ａに示すように、埋め込みＳｉ
Ｏ2 膜６上に、例えばＣＶＤ法により多結晶Ｓｉ膜８
（第３の膜）を形成する。次に、多結晶Ｓｉ膜８上にリ
ソグラフィにより所定形状のレジストパターン（図示せ
ず）を形成する。このレジストパターンは、領域ｂ内の
孤立した凸部５ａに隣接する広いトレンチ４ｂに対応す
る部分を覆い、それ以外の部分に開口部を有する。次
に、このレジストパターンをマスクとして例えばＲＩＥ
法により多結晶Ｓｉ膜８を選択的にエッチングすること
により、この多結晶Ｓｉ膜８をパターニングする。これ
により、埋め込みＳｉＯ2 膜６上のうち、領域ｂ内の孤
立した凸部５ａを取り囲む広いトレンチ４ｂに対応する
部分に多結晶Ｓｉ膜８が形成される（この部分のみに多
結晶Ｓｉ膜８が残される）。この多結晶Ｓｉ膜８は、後
述するトレンチ以外の部分に形成された埋め込み絶縁膜
を除去するためのＣＭＰ工程において、ＳｉＮ膜３と共
に研磨ストッパーとして用いられるものである。この多
結晶Ｓｉ膜８の厚さは、後に行われるＣＭＰの条件に応
じて決められ、具体的には、例えば１０〜３００ｎｍ程
度に選ばれる。また、この多結晶Ｓｉ膜８の一方向にお
ける幅は、例えば４μｍ程度である。
Ｏ2 膜６上に、例えばＣＶＤ法により多結晶Ｓｉ膜８
（第３の膜）を形成する。次に、多結晶Ｓｉ膜８上にリ
ソグラフィにより所定形状のレジストパターン（図示せ
ず）を形成する。このレジストパターンは、領域ｂ内の
孤立した凸部５ａに隣接する広いトレンチ４ｂに対応す
る部分を覆い、それ以外の部分に開口部を有する。次
に、このレジストパターンをマスクとして例えばＲＩＥ
法により多結晶Ｓｉ膜８を選択的にエッチングすること
により、この多結晶Ｓｉ膜８をパターニングする。これ
により、埋め込みＳｉＯ2 膜６上のうち、領域ｂ内の孤
立した凸部５ａを取り囲む広いトレンチ４ｂに対応する
部分に多結晶Ｓｉ膜８が形成される（この部分のみに多
結晶Ｓｉ膜８が残される）。この多結晶Ｓｉ膜８は、後
述するトレンチ以外の部分に形成された埋め込み絶縁膜
を除去するためのＣＭＰ工程において、ＳｉＮ膜３と共
に研磨ストッパーとして用いられるものである。この多
結晶Ｓｉ膜８の厚さは、後に行われるＣＭＰの条件に応
じて決められ、具体的には、例えば１０〜３００ｎｍ程
度に選ばれる。また、この多結晶Ｓｉ膜８の一方向にお
ける幅は、例えば４μｍ程度である。
【０１０３】次に、図６Ｂに示すように、ＣＭＰ法によ
り、凸部５ａ、５ｂ上のＳｉＮ膜３を第１の研磨ストッ
パーとし、埋め込みＳｉＯ2 膜６上の多結晶Ｓｉ膜８を
第２の研磨ストッパーとして、ＳｉＮ膜３上の埋め込み
ＳｉＯ2 膜６がほぼ完全に除去されるまで埋め込みＳｉ
Ｏ2 膜６を研磨する。このとき、被研磨膜としての埋め
込みＳｉＯ2 膜６を研磨する間、研磨ストッパーとして
の多結晶Ｓｉ膜８が除去されてしまうことの無いように
する必要がある。この観点から、このＣＭＰ工程におい
ては、多結晶Ｓｉ膜８に対する埋め込みＳｉＯ2 膜６の
選択比が高いスラリー、例えば、研磨材に酸化セリウム
を用いたスラリーが用いられる。この研磨材に酸化セリ
ウムを用いたスラリーは、多結晶ＳｉやＳｉＮに対する
ＳｉＯ2の選択比が高い。したがって、埋め込みＳｉＯ
2 膜６を研磨する際に、ＳｉＮ膜３および多結晶Ｓｉ膜
８を良好な研磨ストッパーとして機能させることができ
る。このときのＣＭＰ法による研磨の条件の一例を挙げ
ると、ポリウレタン製の研磨パッドおよび中性水溶液中
に研磨材としての酸化セリウムを分散させたスラリーを
用い、研磨圧力を３０ｋＰａ、定盤の回転数を６０ｒｐ
ｍとする。このとき、ＳｉＯ2 膜の平坦な表面での研磨
レートは、約３００ｎｍ／分、多結晶Ｓｉ膜の平坦な表
面での研磨レートは、約１０ｎｍ／分、ＳｉＮ膜の平坦
な表面での研磨レートは、約１０ｎｍ／分である。
り、凸部５ａ、５ｂ上のＳｉＮ膜３を第１の研磨ストッ
パーとし、埋め込みＳｉＯ2 膜６上の多結晶Ｓｉ膜８を
第２の研磨ストッパーとして、ＳｉＮ膜３上の埋め込み
ＳｉＯ2 膜６がほぼ完全に除去されるまで埋め込みＳｉ
Ｏ2 膜６を研磨する。このとき、被研磨膜としての埋め
込みＳｉＯ2 膜６を研磨する間、研磨ストッパーとして
の多結晶Ｓｉ膜８が除去されてしまうことの無いように
する必要がある。この観点から、このＣＭＰ工程におい
ては、多結晶Ｓｉ膜８に対する埋め込みＳｉＯ2 膜６の
選択比が高いスラリー、例えば、研磨材に酸化セリウム
を用いたスラリーが用いられる。この研磨材に酸化セリ
ウムを用いたスラリーは、多結晶ＳｉやＳｉＮに対する
ＳｉＯ2の選択比が高い。したがって、埋め込みＳｉＯ
2 膜６を研磨する際に、ＳｉＮ膜３および多結晶Ｓｉ膜
８を良好な研磨ストッパーとして機能させることができ
る。このときのＣＭＰ法による研磨の条件の一例を挙げ
ると、ポリウレタン製の研磨パッドおよび中性水溶液中
に研磨材としての酸化セリウムを分散させたスラリーを
用い、研磨圧力を３０ｋＰａ、定盤の回転数を６０ｒｐ
ｍとする。このとき、ＳｉＯ2 膜の平坦な表面での研磨
レートは、約３００ｎｍ／分、多結晶Ｓｉ膜の平坦な表
面での研磨レートは、約１０ｎｍ／分、ＳｉＮ膜の平坦
な表面での研磨レートは、約１０ｎｍ／分である。
【０１０４】次に、例えば、ＣＭＰ法により、埋め込み
ＳｉＯ2 膜６上に残存する多結晶Ｓｉ膜８を除去する。
このときのＣＭＰ法による研磨の条件の一例を挙げる
と、ポリウレタン製の研磨パッドおよびアルカリ性水溶
液中に研磨材としてのシリカを分散させたスラリーを用
い、研磨圧力を３０ｋＰａ、定盤の回転数を６０ｒｐｍ
とする。スラリーのアルカリ性水溶液としては、例えば
ＫＯＨ水溶液（ＫＯＨは重量比で１％程度、好適には１
％未満）を用いる。なお、この多結晶Ｓｉ膜８の除去
は、ドライエッチング法や化学ドライエッチング法によ
り多結晶Ｓｉ膜８を選択的にエッチングすることにより
行ってもよい。
ＳｉＯ2 膜６上に残存する多結晶Ｓｉ膜８を除去する。
このときのＣＭＰ法による研磨の条件の一例を挙げる
と、ポリウレタン製の研磨パッドおよびアルカリ性水溶
液中に研磨材としてのシリカを分散させたスラリーを用
い、研磨圧力を３０ｋＰａ、定盤の回転数を６０ｒｐｍ
とする。スラリーのアルカリ性水溶液としては、例えば
ＫＯＨ水溶液（ＫＯＨは重量比で１％程度、好適には１
％未満）を用いる。なお、この多結晶Ｓｉ膜８の除去
は、ドライエッチング法や化学ドライエッチング法によ
り多結晶Ｓｉ膜８を選択的にエッチングすることにより
行ってもよい。
【０１０５】これにより、図６Ｂに示すように、トレン
チ４ａ、４ｂ以外の部分に形成された埋め込みＳｉＯ2
膜６が除去され、これらのトレンチ４ａ、４ｂの内部の
みに埋め込みＳｉＯ2 膜６が残される。また、このと
き、トレンチ４ａ、４ｂの内部に残存する埋め込みＳｉ
Ｏ2 膜６の厚さは、Ｓｉ基板１の全面に渡ってほぼ均一
となる。
チ４ａ、４ｂ以外の部分に形成された埋め込みＳｉＯ2
膜６が除去され、これらのトレンチ４ａ、４ｂの内部の
みに埋め込みＳｉＯ2 膜６が残される。また、このと
き、トレンチ４ａ、４ｂの内部に残存する埋め込みＳｉ
Ｏ2 膜６の厚さは、Ｓｉ基板１の全面に渡ってほぼ均一
となる。
【０１０６】次に、図示は省略するが、第１の実施形態
におけると同様に、例えば基板に対して熱リン酸を施す
ことにより、凸部５ａ、５ｂ上のＳｉＮ膜３を除去した
後、例えばフッ酸を用いたウエットエッチング法により
凸部５ａ、５ｂ上のパッドＳｉＯ2 膜２を除去する。こ
のとき、パッドＳｉＯ2 膜２を除去する際に、埋め込み
ＳｉＯ2 膜６もエッチングされるため、これらの埋め込
みＳｉＯ2 膜６の厚さが減少する。以上のようにして、
トレンチ素子分離技術により素子間分離が行われる。
におけると同様に、例えば基板に対して熱リン酸を施す
ことにより、凸部５ａ、５ｂ上のＳｉＮ膜３を除去した
後、例えばフッ酸を用いたウエットエッチング法により
凸部５ａ、５ｂ上のパッドＳｉＯ2 膜２を除去する。こ
のとき、パッドＳｉＯ2 膜２を除去する際に、埋め込み
ＳｉＯ2 膜６もエッチングされるため、これらの埋め込
みＳｉＯ2 膜６の厚さが減少する。以上のようにして、
トレンチ素子分離技術により素子間分離が行われる。
【０１０７】次に、第１の実施形態におけると同様に、
活性領域の表面を犠牲酸化した後、活性領域中に不純物
の導入を行う。次に、例えばフッ酸を用いたウエットエ
ッチング法により犠牲酸化膜を除去した後、例えば熱酸
化法により活性領域の表面にＳｉＯ2 膜のようなゲート
絶縁膜を形成する。次に、例えばＣＶＤ法により、ゲー
ト電極材料としての多結晶Ｓｉ膜を全面に形成した後、
例えばＲＩＥ法によりこの多結晶Ｓｉ膜を所定形状にパ
ターニングすることにより、ゲート絶縁膜上にゲート電
極を形成する。以降、従来公知の方法により、ＭＯＳＦ
ＥＴやキャパシタなどの素子を形成し、目的とする半導
体装置を完成させる。
活性領域の表面を犠牲酸化した後、活性領域中に不純物
の導入を行う。次に、例えばフッ酸を用いたウエットエ
ッチング法により犠牲酸化膜を除去した後、例えば熱酸
化法により活性領域の表面にＳｉＯ2 膜のようなゲート
絶縁膜を形成する。次に、例えばＣＶＤ法により、ゲー
ト電極材料としての多結晶Ｓｉ膜を全面に形成した後、
例えばＲＩＥ法によりこの多結晶Ｓｉ膜を所定形状にパ
ターニングすることにより、ゲート絶縁膜上にゲート電
極を形成する。以降、従来公知の方法により、ＭＯＳＦ
ＥＴやキャパシタなどの素子を形成し、目的とする半導
体装置を完成させる。
【０１０８】この第３の実施形態によれば、第１の実施
形態と同様な効果を得ることができる。
形態と同様な効果を得ることができる。
【０１０９】すなわち、この第３の実施形態によれば、
埋め込みＳｉＯ2 膜６上のうち、孤立した凸部５ａを取
り囲む広いトレンチ４ｂに対応する部分に多結晶Ｓｉ膜
８を形成した後、ＣＭＰ法により、多結晶Ｓｉ膜８に対
する埋め込みＳｉＯ2 膜６の選択比が高いスラリーを用
い、ＳｉＮ膜３および多結晶Ｓｉ膜８を研磨ストッパー
として埋め込みＳｉＯ2 膜６を研磨するようにしている
ことにより、孤立した凸部５ａの近傍に対応する部分に
おける埋め込みＳｉＯ2 膜６の研磨が過度に進行するこ
とを防止することができる。これにより、ＣＭＰ工程に
おける研磨マージンを大きくすることができると共に、
トレンチ４ａ、４ｂ内に埋め込まれる埋め込みＳｉＯ2
膜６の厚さをＳｉ基板１の全面に渡ってほぼ均一に揃え
ることができ、平坦性の良好な素子分離構造を実現する
ことができる。
埋め込みＳｉＯ2 膜６上のうち、孤立した凸部５ａを取
り囲む広いトレンチ４ｂに対応する部分に多結晶Ｓｉ膜
８を形成した後、ＣＭＰ法により、多結晶Ｓｉ膜８に対
する埋め込みＳｉＯ2 膜６の選択比が高いスラリーを用
い、ＳｉＮ膜３および多結晶Ｓｉ膜８を研磨ストッパー
として埋め込みＳｉＯ2 膜６を研磨するようにしている
ことにより、孤立した凸部５ａの近傍に対応する部分に
おける埋め込みＳｉＯ2 膜６の研磨が過度に進行するこ
とを防止することができる。これにより、ＣＭＰ工程に
おける研磨マージンを大きくすることができると共に、
トレンチ４ａ、４ｂ内に埋め込まれる埋め込みＳｉＯ2
膜６の厚さをＳｉ基板１の全面に渡ってほぼ均一に揃え
ることができ、平坦性の良好な素子分離構造を実現する
ことができる。
【０１１０】また、このように平坦性の良好な素子分離
構造を実現することができることにより、例えばＤＲＡ
Ｍ形成領域のように単位面積当たり活性領域（凸部パタ
ーン）の密度が高い部分において、活性領域と素子分離
領域との間の段差が低減されるため、従来のように、ゲ
ート電極加工時に段差部の近傍にゲート電極材料のエッ
チング残りが生じることによる短絡の問題が解消され
る。また、例えば周辺回路形成領域のように単位面積当
たり活性領域（凸部パターン）の密度が低い部分におい
て、孤立した活性領域の近傍の埋め込みＳｉＯ2 膜６の
落ち込みも低減されるため、従来のように、ゲート絶縁
膜の膜質が劣化するという問題、ＭＯＳＦＥＴのしきい
値電圧が設計値から変動するという問題、電流−電圧特
性にキンクが出現するという問題等が解消される。これ
により、特性が良好でかつ高い信頼性を有する素子を形
成することができると共に、素子の設計を容易に行うこ
とができるという効果が得られる。
構造を実現することができることにより、例えばＤＲＡ
Ｍ形成領域のように単位面積当たり活性領域（凸部パタ
ーン）の密度が高い部分において、活性領域と素子分離
領域との間の段差が低減されるため、従来のように、ゲ
ート電極加工時に段差部の近傍にゲート電極材料のエッ
チング残りが生じることによる短絡の問題が解消され
る。また、例えば周辺回路形成領域のように単位面積当
たり活性領域（凸部パターン）の密度が低い部分におい
て、孤立した活性領域の近傍の埋め込みＳｉＯ2 膜６の
落ち込みも低減されるため、従来のように、ゲート絶縁
膜の膜質が劣化するという問題、ＭＯＳＦＥＴのしきい
値電圧が設計値から変動するという問題、電流−電圧特
性にキンクが出現するという問題等が解消される。これ
により、特性が良好でかつ高い信頼性を有する素子を形
成することができると共に、素子の設計を容易に行うこ
とができるという効果が得られる。
【０１１１】また、この第３の実施形態においては、ト
レンチ素子分離技術により素子間分離を行う場合に、活
性領域が密集した領域上の埋め込み絶縁膜を予め取り除
いてやるようにした従来のトレンチ素子分離技術（図８
〜図１１参照）と比較してもマスクの増加が無いため、
低コストで半導体装置を製造することができる。
レンチ素子分離技術により素子間分離を行う場合に、活
性領域が密集した領域上の埋め込み絶縁膜を予め取り除
いてやるようにした従来のトレンチ素子分離技術（図８
〜図１１参照）と比較してもマスクの増加が無いため、
低コストで半導体装置を製造することができる。
【０１１２】次に、この発明の第４の実施形態について
説明する。この第４の実施形態による半導体装置の製造
方法においては、トレンチ素子分離技術により素子間分
離を行う場合に、上述の第３の実施形態における第２の
研磨ストッパー（第３の膜）としての多結晶Ｓｉ膜８に
代えてＳｉＮ膜を用いる。
説明する。この第４の実施形態による半導体装置の製造
方法においては、トレンチ素子分離技術により素子間分
離を行う場合に、上述の第３の実施形態における第２の
研磨ストッパー（第３の膜）としての多結晶Ｓｉ膜８に
代えてＳｉＮ膜を用いる。
【０１１３】すなわち、この第４の実施形態による半導
体装置の製造方法においては、第３の実施形態における
と同様に工程を進めて、埋め込みＳｉＯ2 膜６上のう
ち、領域ｂの孤立した凸部５ａを取り囲む広いトレンチ
４ｂに対応する部分にＳｉＮ膜を形成する工程まで行う
（図６Ａ参照）。次に、第３の実施形態におけると同様
に、ＣＭＰ法により、研磨材に酸化セリウムを用いたス
ラリーを用いて、凸部５ａ、５ｂ上のＳｉＮ膜３を第１
の研磨ストッパーとし、埋め込みＳｉＯ2 膜６上のＳｉ
Ｎ膜を第２の研磨ストッパーとして、ＳｉＮ膜３上の埋
め込みＳｉＯ2 膜６がほぼ完全に除去されるまで研磨を
行う。次に、例えば基板に対して熱リン酸処理を施すこ
とにより、凸部５ａ、５ｂ上のＳｉＮ膜３を除去すると
共に、埋め込みＳｉＯ2 膜６上に残存する第２の研磨ス
トッパー（第３の膜）としてのＳｉＮ膜を除去する。
体装置の製造方法においては、第３の実施形態における
と同様に工程を進めて、埋め込みＳｉＯ2 膜６上のう
ち、領域ｂの孤立した凸部５ａを取り囲む広いトレンチ
４ｂに対応する部分にＳｉＮ膜を形成する工程まで行う
（図６Ａ参照）。次に、第３の実施形態におけると同様
に、ＣＭＰ法により、研磨材に酸化セリウムを用いたス
ラリーを用いて、凸部５ａ、５ｂ上のＳｉＮ膜３を第１
の研磨ストッパーとし、埋め込みＳｉＯ2 膜６上のＳｉ
Ｎ膜を第２の研磨ストッパーとして、ＳｉＮ膜３上の埋
め込みＳｉＯ2 膜６がほぼ完全に除去されるまで研磨を
行う。次に、例えば基板に対して熱リン酸処理を施すこ
とにより、凸部５ａ、５ｂ上のＳｉＮ膜３を除去すると
共に、埋め込みＳｉＯ2 膜６上に残存する第２の研磨ス
トッパー（第３の膜）としてのＳｉＮ膜を除去する。
【０１１４】以降、第３の実施形態におけると同様に工
程を進めて、目的とする半導体装置を完成させる。
程を進めて、目的とする半導体装置を完成させる。
【０１１５】この第４の実施形態によれば、第３の実施
形態と同様な効果を得ることができる。
形態と同様な効果を得ることができる。
【０１１６】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の第１〜第４の実施形態
において挙げた数値、構造、材料、プロセスなどはあく
まで例にすぎず、必要に応じて、これらと異なる数値、
構造、材料、プロセスなどを用いてもよい。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の第１〜第４の実施形態
において挙げた数値、構造、材料、プロセスなどはあく
まで例にすぎず、必要に応じて、これらと異なる数値、
構造、材料、プロセスなどを用いてもよい。
【０１１７】また、上述の第１および第２の実施形態に
おいては、ＳｉＮ膜７をパターニングする際に、孤立し
た凸部５ａを囲む広いトレンチ４ｂに対応する部分およ
び広い凸部５ｂを囲むトレンチ４ｂに対応する部分にの
みＳｉＮ膜７を残すようにしているが、これは、例え
ば、全ての凸部５ａ、５ｂに対応する部分のＳｉＮ膜７
を除去し、全てのトレンチ４ａ、４ｂに対応する部分に
ＳｉＮ膜７を残すようにしてもよい。
おいては、ＳｉＮ膜７をパターニングする際に、孤立し
た凸部５ａを囲む広いトレンチ４ｂに対応する部分およ
び広い凸部５ｂを囲むトレンチ４ｂに対応する部分にの
みＳｉＮ膜７を残すようにしているが、これは、例え
ば、全ての凸部５ａ、５ｂに対応する部分のＳｉＮ膜７
を除去し、全てのトレンチ４ａ、４ｂに対応する部分に
ＳｉＮ膜７を残すようにしてもよい。
【０１１８】また、上述の第３および第４の実施形態に
おいては、埋め込みＳｉＯ2 膜６を形成する際に、広い
トレンチ４ｂ上に堆積する埋め込みＳｉＯ2 膜６の厚さ
が、トレンチ深さとパッドＳｉＯ2 膜２の厚さとＳｉＮ
膜３の厚さとの和より大きくなるように（トレンチ４ｂ
上に堆積する埋め込みＳｉＯ2 膜６の表面がＳｉＮ膜３
の表面より高くなるように）してもよいし、この和より
小さくなるように（トレンチ４ｂ上に堆積する埋め込み
ＳｉＯ2 膜６の表面がＳｉＮ膜３の表面より高くなるよ
うに）してもよい。なお、広いトレンチ４ｂ上に堆積す
る埋め込みＳｉＯ2 膜６の厚さを、トレンチ深さとパッ
ドＳｉＯ2 膜２の厚さとＳｉＮ膜３の厚さとの和より大
きくした場合は、ＣＭＰ工程終了後に多結晶Ｓｉ膜８を
除去してから、例えばウエットエッチング法などによ
り、多結晶Ｓｉ膜８の直下にあたる埋め込みＳｉＯ2 膜
６の膜厚を低減するようにしてもよい。
おいては、埋め込みＳｉＯ2 膜６を形成する際に、広い
トレンチ４ｂ上に堆積する埋め込みＳｉＯ2 膜６の厚さ
が、トレンチ深さとパッドＳｉＯ2 膜２の厚さとＳｉＮ
膜３の厚さとの和より大きくなるように（トレンチ４ｂ
上に堆積する埋め込みＳｉＯ2 膜６の表面がＳｉＮ膜３
の表面より高くなるように）してもよいし、この和より
小さくなるように（トレンチ４ｂ上に堆積する埋め込み
ＳｉＯ2 膜６の表面がＳｉＮ膜３の表面より高くなるよ
うに）してもよい。なお、広いトレンチ４ｂ上に堆積す
る埋め込みＳｉＯ2 膜６の厚さを、トレンチ深さとパッ
ドＳｉＯ2 膜２の厚さとＳｉＮ膜３の厚さとの和より大
きくした場合は、ＣＭＰ工程終了後に多結晶Ｓｉ膜８を
除去してから、例えばウエットエッチング法などによ
り、多結晶Ｓｉ膜８の直下にあたる埋め込みＳｉＯ2 膜
６の膜厚を低減するようにしてもよい。
【０１１９】
【発明の効果】以上説明したように、この発明の第１の
発明によれば、埋め込み絶縁膜上にダミー膜を形成し、
孤立した活性領域に対応する部分を囲むようにダミー膜
をパターニングした後、化学機械研磨法により、ダミー
膜の研磨レートと埋め込み絶縁膜の研磨レートとがほぼ
等しくなる条件で、埋め込み絶縁膜上のダミー膜がほぼ
完全に除去されるまで研磨を行うようにしていることに
より、孤立した活性領域の近傍に対応する部分における
埋め込み絶縁膜の研磨が過度に進行することを防止する
ことができ、ダミー膜が除去された時点で、埋め込み酸
化シリコン膜の表面をほぼ平坦にすることができる。こ
のため、この後に、化学機械研磨法により、埋め込み絶
縁膜の研磨レートが研磨停止膜の研磨レートより大きく
なる条件で、研磨停止膜上の埋め込み絶縁膜がほぼ完全
に除去されるまで研磨を行うことにより、溝の内部に埋
め込まれる埋め込み絶縁膜の厚さを半導体基板の全面に
渡ってほぼ均一に揃えることができる。したがって、活
性領域が密な部分と疎な部分とが混在する場合であって
も、トレンチ素子分離技術により平坦性の良好な素子分
離構造を形成することができる。また、このように、平
坦性の良好な素子分離構造を形成することができること
により、素子の特性のおよび信頼性の向上を図ることが
できると共に、素子設計を容易に行うことができるとい
う効果がある。
発明によれば、埋め込み絶縁膜上にダミー膜を形成し、
孤立した活性領域に対応する部分を囲むようにダミー膜
をパターニングした後、化学機械研磨法により、ダミー
膜の研磨レートと埋め込み絶縁膜の研磨レートとがほぼ
等しくなる条件で、埋め込み絶縁膜上のダミー膜がほぼ
完全に除去されるまで研磨を行うようにしていることに
より、孤立した活性領域の近傍に対応する部分における
埋め込み絶縁膜の研磨が過度に進行することを防止する
ことができ、ダミー膜が除去された時点で、埋め込み酸
化シリコン膜の表面をほぼ平坦にすることができる。こ
のため、この後に、化学機械研磨法により、埋め込み絶
縁膜の研磨レートが研磨停止膜の研磨レートより大きく
なる条件で、研磨停止膜上の埋め込み絶縁膜がほぼ完全
に除去されるまで研磨を行うことにより、溝の内部に埋
め込まれる埋め込み絶縁膜の厚さを半導体基板の全面に
渡ってほぼ均一に揃えることができる。したがって、活
性領域が密な部分と疎な部分とが混在する場合であって
も、トレンチ素子分離技術により平坦性の良好な素子分
離構造を形成することができる。また、このように、平
坦性の良好な素子分離構造を形成することができること
により、素子の特性のおよび信頼性の向上を図ることが
できると共に、素子設計を容易に行うことができるとい
う効果がある。
【０１２０】この発明の第２の発明によれば、埋め込み
絶縁膜上にダミー膜を形成し、孤立した活性領域に対応
する部分を囲むようにダミー膜をパターニングした後、
化学機械研磨法により、ダミー膜の研磨レートと埋め込
み絶縁膜の研磨レートとがほぼ等しくなる条件で、埋め
込み絶縁膜上のダミー膜がほぼ完全に除去されるまで研
磨を行い、この後に、ウエットエッチング法により、埋
め込み絶縁膜のエッチングレートがエッチング停止膜の
エッチングレートより大きくなる条件で、エッチング停
止膜上の埋め込み絶縁膜がほぼ完全に除去されるまでエ
ッチングするようにしていることにより、第１の発明と
同様の効果を得ることができる。
絶縁膜上にダミー膜を形成し、孤立した活性領域に対応
する部分を囲むようにダミー膜をパターニングした後、
化学機械研磨法により、ダミー膜の研磨レートと埋め込
み絶縁膜の研磨レートとがほぼ等しくなる条件で、埋め
込み絶縁膜上のダミー膜がほぼ完全に除去されるまで研
磨を行い、この後に、ウエットエッチング法により、埋
め込み絶縁膜のエッチングレートがエッチング停止膜の
エッチングレートより大きくなる条件で、エッチング停
止膜上の埋め込み絶縁膜がほぼ完全に除去されるまでエ
ッチングするようにしていることにより、第１の発明と
同様の効果を得ることができる。
【０１２１】この発明の第３の発明によれば、第２の膜
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成するようにし
ていることにより、その後に、溝の内部以外の部分に形
成された第２の膜を除去する際に、化学機械研磨法によ
り第２の膜を研磨するようにしても、孤立した活性領域
の近傍に対応する部分における第２の膜の研磨が過度に
進行することを防止することができる。これにより、溝
の内部に埋め込まれる第２の膜の厚さを基板の全面に渡
ってほぼ均一に揃えることができるので、第１の発明と
同様な効果を得ることができる。
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成するようにし
ていることにより、その後に、溝の内部以外の部分に形
成された第２の膜を除去する際に、化学機械研磨法によ
り第２の膜を研磨するようにしても、孤立した活性領域
の近傍に対応する部分における第２の膜の研磨が過度に
進行することを防止することができる。これにより、溝
の内部に埋め込まれる第２の膜の厚さを基板の全面に渡
ってほぼ均一に揃えることができるので、第１の発明と
同様な効果を得ることができる。
【０１２２】この発明の第４の発明によれば、第２の膜
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成した後、化学
機械研磨法により、第３の膜の研磨レートと第２の膜の
研磨レートとがほぼ等しくなる条件で第２の膜および第
３の膜を研磨するようにしていることにより、孤立した
活性領域の近傍に対応する部分における第２の膜の研磨
が過度に進行することを防止することができ、しかも、
第２の膜上の第３の膜が除去された時点で、第２の膜の
表面をほぼ平坦にすることができる。このため、その後
に、化学機械研磨法またはエッチング法により、第１の
膜を研磨停止層またはエッチング停止層として第２の膜
を研磨またはエッチングすることにより、溝の内部に埋
め込まれる第２の膜の厚さを基板の全面に渡ってほぼ均
一に揃えることができるので、第１の発明と同様な効果
を得ることができる。
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成した後、化学
機械研磨法により、第３の膜の研磨レートと第２の膜の
研磨レートとがほぼ等しくなる条件で第２の膜および第
３の膜を研磨するようにしていることにより、孤立した
活性領域の近傍に対応する部分における第２の膜の研磨
が過度に進行することを防止することができ、しかも、
第２の膜上の第３の膜が除去された時点で、第２の膜の
表面をほぼ平坦にすることができる。このため、その後
に、化学機械研磨法またはエッチング法により、第１の
膜を研磨停止層またはエッチング停止層として第２の膜
を研磨またはエッチングすることにより、溝の内部に埋
め込まれる第２の膜の厚さを基板の全面に渡ってほぼ均
一に揃えることができるので、第１の発明と同様な効果
を得ることができる。
【０１２３】この発明の第５の発明によれば、第２の膜
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成した後、化学
機械研磨法により、第３の膜に対する第２の膜の選択比
が高い研磨スラリーを用い、第１の膜および第３の膜を
研磨停止層として第２の膜を研磨するようにしているこ
とにより、孤立した活性領域の近傍に対応する部分にお
ける第２の膜の研磨が過度に進行することを防止するこ
とができる。これにより、溝の内部に埋め込まれる第２
の膜の厚さを基板の全面に渡ってほぼ均一に揃えること
ができるので、第１の発明と同様な効果を得ることがで
きる。
上のうち、少なくとも孤立した活性領域を取り囲む素子
分離領域に対応する部分に第３の膜を形成した後、化学
機械研磨法により、第３の膜に対する第２の膜の選択比
が高い研磨スラリーを用い、第１の膜および第３の膜を
研磨停止層として第２の膜を研磨するようにしているこ
とにより、孤立した活性領域の近傍に対応する部分にお
ける第２の膜の研磨が過度に進行することを防止するこ
とができる。これにより、溝の内部に埋め込まれる第２
の膜の厚さを基板の全面に渡ってほぼ均一に揃えること
ができるので、第１の発明と同様な効果を得ることがで
きる。
【図１】この発明の第１の実施形態によるトレンチ素子
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
【図２】この発明の第１の実施形態によるトレンチ素子
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
【図３】この発明の第１の実施形態によるトレンチ素子
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
【図４】この発明の第１の実施形態によるトレンチ素子
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
【図５】この発明の第３の実施形態によるトレンチ素子
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
【図６】この発明の第３の実施形態によるトレンチ素子
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
分離技術により素子間分離を行うようにした半導体装置
の製造方法を説明するための断面図である。
【図７】従来のトレンチ素子分離技術により素子間分離
を行うようにした半導体装置の製造方法を説明するため
の断面図である。
を行うようにした半導体装置の製造方法を説明するため
の断面図である。
【図８】従来のトレンチ素子分離技術により素子間分離
を行うようにした半導体装置の製造方法を説明するため
の断面図である。
を行うようにした半導体装置の製造方法を説明するため
の断面図である。
【図９】従来のトレンチ素子分離技術により素子間分離
を行うようにした半導体装置の製造方法を説明するため
の断面図である。
を行うようにした半導体装置の製造方法を説明するため
の断面図である。
【図１０】従来のトレンチ素子分離技術により素子間分
離を行うようにした半導体装置の製造方法を説明するた
めの断面図である。
離を行うようにした半導体装置の製造方法を説明するた
めの断面図である。
【図１１】従来のトレンチ素子分離技術により素子間分
離を行うようにした半導体装置の製造方法を説明するた
めの断面図である。
離を行うようにした半導体装置の製造方法を説明するた
めの断面図である。
１・・・Ｓｉ基板、２・・・パッドＳｉＯ2 膜、３，７
・・・ＳｉＮ膜、４ａ，４ｂ・・・トレンチ、５ａ，５
ｂ・・・凸部、６・・・埋め込みＳｉＯ2 膜、８・・・
多結晶Ｓｉ膜
・・・ＳｉＮ膜、４ａ，４ｂ・・・トレンチ、５ａ，５
ｂ・・・凸部、６・・・埋め込みＳｉＯ2 膜、８・・・
多結晶Ｓｉ膜
Claims (49)
- 【請求項１】 複数の素子分離領域と複数の活性領域と
を有し、かつ、他の部分の素子分離領域に比べて一方向
における幅が広くされた広い素子分離領域と、上記広い
素子分離領域に囲まれた孤立した活性領域とを有する半
導体装置を製造する際に、トレンチ素子分離技術により
素子間分離を行うようにした半導体装置の製造方法にお
いて、 半導体基板上に研磨停止膜を形成する工程と、 上記研磨停止膜の上記複数の素子分離領域に対応する部
分に開口部を形成する工程と、 上記開口部が形成された上記研磨停止膜をマスクとして
用いて、上記半導体基板の上記複数の素子分離領域に対
応する部分に溝を形成する工程と、 上記溝の内部を埋めるように全面に埋め込み絶縁膜を形
成する工程と、 上記埋め込み絶縁膜上にダミー膜を形成する工程と、 エッチング法により上記ダミー膜をパターニングし、こ
の際、少なくとも上記複数の活性領域に対応する部分の
上記ダミー膜を除去し、かつ、上記孤立した活性領域に
対応する部分を囲むように上記ダミー膜を残す工程と、 化学機械研磨法により、上記ダミー膜の研磨レートと上
記埋め込み絶縁膜の研磨レートとがほぼ等しくなる条件
で、上記埋め込み絶縁膜上の上記ダミー膜がほぼ完全に
除去されるまで研磨を行う工程と、 化学機械研磨法により、上記埋め込み絶縁膜の研磨レー
トが上記研磨停止膜の研磨レートより大きくなる条件
で、上記研磨停止膜上の上記埋め込み絶縁膜がほぼ完全
に除去されるまで研磨を行う工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 上記埋め込み絶縁膜を形成する際に、上
記半導体基板に形成された上記溝上の上記埋め込み絶縁
膜の厚さを、上記半導体基板に形成された上記溝の深さ
と上記研磨停止膜の厚さとの和より大きくするようにし
たことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 上記埋め込み絶縁膜を高密度プラズマ化
学気相成長法により形成するようにしたことを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 上記埋め込み絶縁膜は酸化シリコン膜で
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項５】 上記研磨停止膜は窒化シリコン膜である
ことを特徴とする請求項４記載の半導体装置の製造方
法。 - 【請求項６】 上記ダミー膜は窒化シリコン膜であるこ
とを特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項７】 上記研磨停止膜を上記半導体基板上にパ
ッド絶縁膜を介して形成するようにしたことを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項８】 上記半導体基板に上記溝を形成した後、
上記埋め込み絶縁膜を形成する前に、上記半導体基板の
上記溝の側面を酸化する工程を有することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項９】 上記ダミー膜をパターニングする際に、
上記複数の活性領域に対応する部分の上記ダミー膜を除
去し、上記複数の素子分離領域に対応する部分の上記ダ
ミー膜を残すようにしたことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項１０】 上記半導体装置は、他の部分の活性領
域に比べて一方向における幅が広くされた広い活性領域
をさらに有し、上記ダミー膜をパターニングする際に、
上記広い活性領域に対応する部分を囲むように上記ダミ
ー膜を残すようにしたことを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項１１】 複数の素子分離領域と複数の活性領域
とを有し、かつ、他の部分の素子分離領域に比べて一方
向における幅が広くされた広い素子分離領域と、上記広
い素子分離領域に囲まれた孤立した活性領域とを有する
半導体装置を製造する際に、トレンチ素子分離技術によ
り素子間分離を行うようにした半導体装置の製造方法に
おいて、 半導体基板上にエッチング停止膜を形成する工程と、 上記エッチング停止膜の上記複数の素子分離領域に対応
する部分に開口部を形成する工程と、 上記開口部が形成された上記エッチング停止膜をマスク
として用いて、上記半導体基板の上記複数の素子分離領
域に対応する部分に溝を形成する工程と、 上記溝の内部を埋めるように全面に埋め込み絶縁膜を形
成する工程と、 上記埋め込み絶縁膜上にダミー膜を形成する工程と、 エッチング法により上記ダミー膜をパターニングし、こ
の際、少なくとも上記複数の活性領域に対応する部分の
上記ダミー膜を除去し、かつ、上記孤立した活性領域に
対応する部分を囲むように上記ダミー膜を残す工程と、 化学機械研磨法により、上記ダミー膜の研磨レートと上
記埋め込み絶縁膜の研磨レートとがほぼ等しくなる条件
で、上記埋め込み絶縁膜上の上記ダミー膜がほぼ完全に
除去されるまで研磨を行う工程と、 ウエットエッチング法により、上記埋め込み絶縁膜のエ
ッチングレートが上記エッチング停止膜のエッチングレ
ートより大きくなる条件で、上記エッチング停止膜上の
上記埋め込み絶縁膜がほぼ完全に除去されるまでエッチ
ングする工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項１２】 上記埋め込み絶縁膜を形成する際に、
上記半導体基板に形成された上記溝上の上記埋め込み絶
縁膜の厚さを、上記半導体基板に形成された上記溝の深
さと上記研磨停止膜の厚さとの和より大きくすることを
特徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項１３】 上記埋め込み絶縁膜を高密度プラズマ
化学気相成長法により形成するようにしたことを特徴と
する請求項１１記載の半導体装置の製造方法。 - 【請求項１４】 上記埋め込み絶縁膜は酸化シリコン膜
であることを特徴とする請求項１１記載の半導体装置の
製造方法。 - 【請求項１５】 上記エッチング停止膜は窒化シリコン
膜であることを特徴とする請求項１４記載の半導体装置
の製造方法。 - 【請求項１６】 上記ダミー膜は窒化シリコン膜である
ことを特徴とする請求項１４記載の半導体装置の製造方
法。 - 【請求項１７】 上記エッチング停止膜を上記半導体基
板上にパッド絶縁膜を介して形成するようにしたことを
特徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項１８】 上記半導体基板に上記溝を形成した
後、上記埋め込み絶縁膜を形成する前に、上記半導体基
板の上記溝の側面を酸化する工程を有することを特徴と
する請求項１１記載の半導体装置の製造方法。 - 【請求項１９】 上記ダミー膜をパターニングする際
に、上記複数の活性領域に対応する部分の上記ダミー膜
を除去し、上記複数の素子分離領域に対応する部分の上
記ダミー膜を残すようにしたことを特徴とする請求項１
１記載の半導体装置の製造方法。 - 【請求項２０】 上記半導体装置は、他の部分の活性領
域に比べて一方向における幅が広くされた広い活性領域
をさらに有し、上記ダミー膜をパターニングする際に、
上記広い活性領域を囲むように上記ダミー膜を残すよう
にしたことを特徴とする請求項１１記載の半導体装置の
製造方法。 - 【請求項２１】 トレンチ素子分離技術により素子間分
離を行うようにした半導体装置の製造方法において、 基板上に所定形状の第１の膜を形成する工程と、 上記第１の膜をマスクとして上記基板をエッチングする
ことにより、上記基板の素子分離領域に対応する部分に
溝を形成する工程と、 上記溝の内部を埋めるように全面に第２の膜を形成する
工程と、 上記第２の膜上のうち、少なくとも孤立した活性領域を
取り囲む素子分離領域に対応する部分に第３の膜を形成
する工程と、 上記溝の内部以外の部分に形成された上記第２の膜を除
去する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２２】 上記孤立した活性領域は隣接する活性
領域から上記溝の深さの２倍以上離れたものであること
を特徴とする請求項２１記載の半導体装置の製造方法。 - 【請求項２３】 上記孤立した活性領域は隣接する活性
領域から１μｍ以上離れたものであることを特徴とする
請求項２１記載の半導体装置の製造方法。 - 【請求項２４】 トレンチ素子分離技術により素子間分
離を行うようにした半導体装置の製造方法において、 基板上に所定形状の第１の膜を形成する工程と、 上記第１の膜をマスクとして上記基板をエッチングする
ことにより、上記基板の素子分離領域に対応する部分に
溝を形成する工程と、 上記溝の内部を埋めるように全面に第２の膜を形成する
工程と、 上記第２の膜上のうち、少なくとも孤立した活性領域を
取り囲む素子分離領域に対応する部分に第３の膜を形成
する工程と、 化学機械研磨法により、上記第３の膜の研磨レートと上
記第２の膜の研磨レートとがほぼ等しくなる条件で上記
第２の膜および上記第３の膜を研磨する工程と、 化学機械研磨法またはエッチング法により、上記第１の
膜を研磨停止層またはエッチング停止層として上記第２
の膜を研磨またはエッチングする工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２５】 上記孤立した活性領域は隣接する活性
領域から上記溝の深さの２倍以上離れたものであること
を特徴とする請求項２４記載の半導体装置の製造方法。 - 【請求項２６】 上記孤立した活性領域は隣接する活性
領域から１μｍ以上離れたものであることを特徴とする
請求項２４記載の半導体装置の製造方法。 - 【請求項２７】 上記第２の膜は酸化シリコン膜である
ことを特徴とする請求項２４記載の半導体装置の製造方
法。 - 【請求項２８】 上記第１の膜は窒化シリコン膜であ
り、上記第３の膜は窒化シリコン膜であることを特徴と
する請求項２７記載の半導体装置の製造方法。 - 【請求項２９】 上記第２の膜を形成する際に、上記溝
上の上記第２の膜の厚さを上記溝の深さと上記第１の膜
の厚さとの和より大きくするようにしたことを特徴とす
る請求項２４記載の半導体装置の製造方法。 - 【請求項３０】 上記第２の膜を高密度プラズマ化学気
相成長法により形成するようにしたことを特徴とする請
求項２４記載の半導体装置の製造方法。 - 【請求項３１】 上記第１の膜を上記基板上に下地膜を
介して形成するようにしたことを特徴とする請求項２４
記載の半導体装置の製造方法。 - 【請求項３２】 上記基板に上記溝を形成した後、上記
第２の膜を形成する前に、上記溝の側面を酸化する工程
を有することを特徴とする請求項２４記載の半導体装置
の製造方法。 - 【請求項３３】 上記第２の膜上のうち、少なくとも上
記孤立した活性領域を取り囲む上記素子分離領域に対応
する部分に上記第３の膜を形成する工程は、上記第２の
膜上の全面に上記第３の膜を形成する工程と、上記第３
の膜を選択的にエッチングすることにより上記第３の膜
を所定形状にパターニングする工程とからなることを特
徴とする請求項２４記載の半導体装置の製造方法。 - 【請求項３４】 上記第３の膜を、上記第２の膜上のう
ち、広い活性領域を取り囲む素子分離領域に対応する部
分にも形成するようにしたことを特徴とする請求項２４
記載の半導体装置の製造方法。 - 【請求項３５】 上記第３の膜を、上記第２の膜上のう
ち、上記孤立した活性領域を取り囲む上記素子分離領域
を含む、複数の素子分離領域に対応する部分に形成する
ようにしたことを特徴とする請求項２４記載の半導体装
置の製造方法。 - 【請求項３６】 トレンチ素子分離技術により素子間分
離を行うようにした半導体装置の製造方法において、 基板上に所定形状の第１の膜を形成する工程と、 上記第１の膜をマスクとして上記基板をエッチングする
ことにより、上記基板の素子分離領域に対応する部分に
溝を形成する工程と、 上記溝の内部を埋めるように全面に第２の膜を形成する
工程と、 上記第２の膜上のうち、少なくとも孤立した活性領域を
取り囲む素子分離領域に対応する部分に第３の膜を形成
する工程と、 化学機械研磨法により、上記第３の膜に対する上記第２
の膜の選択比が高い研磨スラリーを用い、上記第１の膜
および上記第３の膜を研磨停止層として上記第２の膜を
研磨する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項３７】 上記孤立した活性領域は隣接する活性
領域から上記溝の深さの２倍以上離れたものであること
を特徴とする請求項３６記載の半導体装置の製造方法。 - 【請求項３８】 上記孤立した活性領域は隣接する活性
領域から１μｍ以上離れたものであることを特徴とする
請求項３６記載の半導体装置の製造方法。 - 【請求項３９】 上記第２の膜は酸化シリコン膜である
ことを特徴とする請求項３６記載の半導体装置の製造方
法。 - 【請求項４０】 上記第１の膜は窒化シリコン膜であ
り、上記第３の膜は多結晶シリコン膜または窒化シリコ
ン膜であることを特徴とする請求項３９記載の半導体装
置の製造方法。 - 【請求項４１】 上記第３の膜に対する上記第２の膜の
選択比が高い上記研磨スラリーは、研磨材に酸化セリウ
ムを用いたものであることを特徴とする請求項４０記載
の半導体装置の製造方法。 - 【請求項４２】 上記第２の膜を研磨した後、上記第３
の膜を除去する工程を有することを特徴とする請求項３
６記載の半導体装置の製造方法。 - 【請求項４３】 上記第３の膜を除去する際に、化学機
械研磨法により上記第３の膜を研磨するようにしたこと
を特徴とする請求項４２記載の半導体装置の製造方法。 - 【請求項４４】 上記第３の膜を除去する際に、エッチ
ング法により上記第３の膜を選択的にエッチングするよ
うにしたことを特徴とする請求項４２記載の半導体装置
の製造方法。 - 【請求項４５】 上記第３の膜を除去する際に、上記第
１の膜を同時に除去するようにしたことを特徴とする請
求項４２記載の半導体装置の製造方法。 - 【請求項４６】 上記第２の膜を高密度プラズマ化学気
相成長法により形成するようにしたことを特徴とする請
求項３６記載の半導体装置の製造方法。 - 【請求項４７】 上記第１の膜を上記基板上に下地膜を
介して形成するようにしたことを特徴とする請求項３６
記載の半導体装置の製造方法。 - 【請求項４８】 上記基板に上記溝を形成した後、上記
第２の膜を形成する前に、上記溝の側面を酸化する工程
を有することを特徴とする請求項３６記載の半導体装置
の製造方法。 - 【請求項４９】 上記第２の膜上のうち、少なくとも上
記孤立した活性領域を取り囲む上記素子分離領域に対応
する部分に上記第３の膜を形成する工程は、上記第２の
膜上の全面に上記第３の膜を形成する工程と、上記第３
の膜を選択的にエッチングすることにより上記第３の膜
を所定形状にパターニングする工程とからなることを特
徴とする請求項３６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337515A JP2000036533A (ja) | 1998-05-11 | 1998-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-127229 | 1998-05-11 | ||
| JP12722998 | 1998-05-11 | ||
| JP10337515A JP2000036533A (ja) | 1998-05-11 | 1998-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000036533A true JP2000036533A (ja) | 2000-02-02 |
Family
ID=26463232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10337515A Pending JP2000036533A (ja) | 1998-05-11 | 1998-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000036533A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020052472A (ko) * | 2000-12-26 | 2002-07-04 | 박종섭 | 반도체소자의 소자분리막 형성방법 |
| KR100400768B1 (ko) * | 2000-12-18 | 2003-10-08 | 주식회사 하이닉스반도체 | 반도체 장치의 금속 배선 형성 방법 |
| US6991993B2 (en) | 2003-01-24 | 2006-01-31 | Samsung Electronics Co., Ltd. | Method of fabricating trench isolation structure of a semiconductor device |
| US7176145B2 (en) | 2003-01-27 | 2007-02-13 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
| US7741676B2 (en) | 2006-09-29 | 2010-06-22 | Ricoh Company, Ltd. | Semiconductor apparatus and manufacturing method using a gate contact section avoiding an upwardly stepped polysilicon gate contact |
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| US10121677B2 (en) | 2015-04-28 | 2018-11-06 | Toshiba Memory Corporation | Manufacturing method of semiconductor device |
| US10566338B2 (en) | 2017-09-01 | 2020-02-18 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device and method of fabricating the same |
-
1998
- 1998-11-27 JP JP10337515A patent/JP2000036533A/ja active Pending
Cited By (9)
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| US10566338B2 (en) | 2017-09-01 | 2020-02-18 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device and method of fabricating the same |
| US10916554B2 (en) | 2017-09-01 | 2021-02-09 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device |
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