KR20060077542A - 반도체 소자의 리세스 게이트 형성 방법 - Google Patents

반도체 소자의 리세스 게이트 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 셀 콘택 영역을 정의하는 폴리실리콘층 패턴을 형성하여 소자 분리 영역 및 게이트 사이의 오정렬이 발생할 경우 오버레이로 인하여 하나의 활성 영역을 공유하는 두개의 셀 중에 한쪽 셀의 저장 전극 영역에 저항이 증가되는 문제와 랜딩 플러그 콘택 공정에서 상기 콘택 영역이 오픈되지 않아 상기 콘택 저항이 증가되는 문제를 개선할 수 있으며, tWR (Write Recovery time) 특성을 향상시키는 반도체 소자의 리세스 게이트 형성 방법에 관한 것이다.

Description

반도체 소자의 리세스 게이트 형성 방법{METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 셀 콘택 영역을 정의하는 폴리실리콘층 패턴을 형성하여 소자 분리 영역 및 게이트 사이의 오정렬이 발생할 경우 오버레이로 인하여 하나의 활성 영역을 공유하는 두개의 셀 중에 한쪽 셀의 저장 전극 영역에 저항이 증가되는 문제와 랜딩 플러그 콘택 공정에서 상기 콘택 영역이 오픈되지 않아 상기 콘택 저항이 증가되는 문제를 개선할 수 있으며, tWR (Write Recovery time) 특성을 향상시키는 반도체 소자의 리세스 게이트 형성 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도이다.
도 1을 참조하면, 활성 영역(10) 상부에 채널이 형성되는 부분을 식각하여 리세스 게이트 영역(미도시)를 형성하고 상기 리세스 게이트 영역(미도시) 및 활성 영역(10) 전면에 게이트 산화막(20)을 형성한다. 다음에 상기 리세스 게이트 영역(미도시)를 매립하는 폴리실리콘층(30), 게이트 도전층(40) 및 게이트 하드 마스크층(50)의 적층구조를 형성한다. 다음에 상기 적층구조를 식각하여 게이트 패턴을 형성하고 상기 게이트 패턴 측벽에 스페이서(60)를 형성한다.
상술한 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법에서, 하나의 활성 영역에 실제로 동작하는 게이트가 존재하고 상기 활성 영역 양측에 동작에 참여하지 않는 더미 게이트가 존재하게 된다. 이때, 소자 분리 영역 및 게이트 사이에 오정렬이 발생할 경우 오버레이 (Overlay)로 인하여 하나의 활성 영역을 공유하는 2개의 셀 중에 한쪽 셀의 저장 전극 영역에 저항이 증가되는 문제가 생긴다. 또한, 후속 공정인 랜딩 플러그 콘택 형성 공정에서 상기 콘택이 오픈되지 않는 문제로 인하여 상기 콘택의 저항이 증가하여 tWR (Write Recovery time) 특성이 악화되는 문제점이 발생한다.
상기 문제점을 해결하기 위하여, 셀 콘택 영역을 정의하는 폴리실리콘층 패턴을 형성하여 소자 분리 영역 및 게이트 사이의 오정렬이 발생할 경우 오버레이로 인하여 하나의 활성 영역을 공유하는 두개의 셀 중에 한쪽 셀의 저장 전극 영역에 저항이 증가되는 문제와 랜딩 플러그 콘택 공정에서 상기 콘택 영역이 오픈되지 않 아 상기 콘택 저항이 증가되는 문제를 개선할 수 있으며, tWR (Write Recovery time) 특성을 향상시키는 반도체 소자의 리세스 게이트 형성 방법을 제공한다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은
소자 분리 영역이 형성된 반도체 기판 상부에 콘택 영역을 도포하는 폴리실리콘층 패턴을 형성하는 단계와,
상기 폴리실리콘층 패턴의 측벽 및 상부면에 절연막을 형성하는 단계와,
상기 절연막을 마스크로 상기 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계와,
상기 리세스 게이트 영역을 매립하는 게이트 폴리실리콘층을 전체 표면 상부에 형성하고 게이트 폴리실리콘층 상부에 게이트 도전층 및 게이트 하드 마스크층의 적층구조를 형성하는 단계와,
상기 적층구조를 식각하여 게이트 패턴을 형성하는 단계와,
상기 게이트 패턴 측벽 및 상부에 게이트 스페이서를 형성하는 단계와,
상기 폴리실리콘층 패턴 상부의 절연막을 제거하는 단계와,
상기 콘택 영역을 매립하여 랜딩 플러그를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법 을 도시한 단면도들이다.
도 2a를 참조하면, STI (Shallow Trench Isolation) 공정을 수행하여 소자 분리 영역(110) 및 활성 영역(100)으로 구성된 반도체 기판을 형성한다.
도 2b를 참조하면, 상기 반도체 기판 상부에 폴리실리콘층(120)을 형성한 후 콘택 영역을 노출시키는 제 1 감광막 패턴(130)을 형성한다.
도 2c를 참조하면, 제 1 감광막 패턴(130)을 마스크로 폴리실리콘층(120)을 식각하여 콘택 영역에 폴리실리콘층 패턴(125)을 형성한 후 제 1 감광막 패턴(130)을 제거한다.
도 2d를 참조하면, 폴리실리콘층 패턴(125)의 측벽 및 상부면에 절연막(140, 150)을 차례로 형성한다.
여기서, 절연막(140, 150)은 리세스 게이트 영역 형성 공정을 수행할 때 어택 방지를 위하여 형성되며, 산화막(140) 및 질화막(150)의 적층 구조로 형성하는 것이 바람직하다.
도 2e를 참조하면, 폴리실리콘층 패턴(125) 및 절연막(140, 150)을 마스크로 상기 반도체 기판(100)을 소정 깊이 식각하여 리세스 게이트 영역(160)를 형성한다.
이때, 리세스 게이트 영역(160)는 80 내지 150nm의 깊이로 식각하는 것이 바람직하다.
도 2f를 참조하면, 리세스 게이트 영역(160)를 매립하는 게이트 폴리실리콘층(170)을 전체 표면 상부에 형성한 후 게이트 폴리실리콘층(170) 상부에 게이트 도전층(180) 및 게이트 하드 마스크층(190)의 적층 구조를 형성한다.
여기서, 게이트 폴리실리콘층(170)은 리세스 게이트 영역(160) 영역을 매립하고 상기 게이트 상부로 일정 두께 올라오도록 형성하며, 게이트 도전층(180)은 게이트의 저항 감소를 위하여 텅스텐 또는 텅스텐 실리사이드를 사용하여 형성한다. 또한, 게이트 하드 마스크층(190)은 질화막으로 형성하며, 후속 공정인 랜딩 플러그 형성 공정시 SAC (Self Align Contact) 페일 방지를 위하여 형성한다.
다음에, 리세스 게이트 영역(160) 상부 및 게이트 영역을 노출시키는 제 2 감광막 패턴(200)을 형성한다.
도 2g를 참조하면, 제 2 감광막 패턴(200)을 마스크로 게이트 하드 마스크층(190), 게이트 도전층(180) 및 게이트 폴리실리콘층(170)을 식각하여 게이트 패턴(175, 185, 195)을 형성한다.
도 2h를 참조하면, 상기 게이트 패턴 상부 및 측벽에 게이트 스페이서(210)를 형성한다. 여기서, 게이트 스페이서(210)는 질화막으로 형성하는 것이 바람직하다.
도 2i를 참조하면, 노출된 콘택 영역 상부의 절연막(140, 150)을 제거한다.
도 2j를 참조하면, 상기 콘택 영역을 폴리실리콘층으로 매립하여 랜딩 플러그(220)를 형성한다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 셀 콘택 영역을 정의하는 폴리실리콘층 패턴을 형성하여 소자 분리 영역 및 게이트 사이의 오정렬 이 발생할 경우 오버레이 (Overlay)로 인하여 하나의 활성 영역을 공유하는 두개의 셀 중에 한쪽 셀의 저장 전극 영역에 저항이 증가되는 문제와 랜딩 플러그 콘택 공정에서 상기 콘택 영역이 오픈되지 않아 상기 콘택 저항이 증가되는 문제를 개선할 수 있으며, tWR (Write Recovery time) 특성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 소자 분리 영역이 형성된 반도체 기판 상부에 콘택 영역을 도포하는 폴리실리콘층 패턴을 형성하는 단계;
    상기 폴리실리콘층 패턴의 측벽 및 상부면에 절연막을 형성하는 단계;
    상기 절연막을 마스크로 상기 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계;
    상기 리세스 게이트 영역을 매립하는 게이트 폴리실리콘층을 전체 표면 상부에 형성하고 게이트 폴리실리콘층 상부에 게이트 도전층 및 게이트 하드 마스크층의 적층구조를 형성하는 단계;
    상기 적층구조를 식각하여 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 측벽 및 상부에 게이트 스페이서를 형성하는 단계;
    상기 폴리실리콘층 패턴 상부의 절연막을 제거하는 단계; 및
    상기 콘택 영역을 매립하여 랜딩 플러그를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
  2. 제 1 항에 있어서,
    상기 절연막은 산화막 및 질화막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
  3. 제 1 항에 있어서,
    상기 리세스 게이트 영역은 80 내지 150nm의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
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