KR100780656B1 - 반도체 소자의 리세스게이트 제조방법 - Google Patents
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Abstract
본 발명은 전하가 집중되는 첨점을 최소화시키는 반도체 소자의 리세스게이트 제조방법을 제공하기 위한 것으로, 본 발명은 소자분리막이 형성된 반도체 기판에 리세스패턴을 형성하는 단계, 등방성식각을 실시하여 상기 리세스패턴 형성시 발생된 첨점을 제거하는 단계, 상기 리세스패턴을 포함하는 전면에 게이트절연막을 형성하는 단계를 포함하고, 상기한 본 발명은 리세스패턴 형성 후 등방성식각을 실시하여 전하가 집중되는 첨점을 최소화 및 곡선화 시킴으로써, 게이트절연막의 균일한 두께로 증착이 가능하여 전기적 특성이 향상 및 소자특성을 안정화시키는 효과가 있다.
리세스, 첨점, 등방성식각
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 리세스게이트 제조방법을 설명하기 위한 공정 단면도,
도 2는 종래 기술에 따른 반도체 소자의 리세스패턴을 나타내는 TEM사진,
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스게이트 제조방법을 설명하기 위한 공정 단면도,
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스패턴을 나타내는 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 리세스마스크패턴 34 : 리세스패턴
35 : 게이트절연막 36 : 폴리실리콘전극
37 : 메탈전극 38 : 게이트하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스게이트 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 "리세스게이트공정"이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 리세스게이트 제조방법을 설명하기 위한 공정 단면도이다. 도면의 (가)는 게이트패턴에 수직한 방향이고, 도면의 (나)는 게이트패턴에 수평한 방향이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하고, 소자분리막(12)이 형성된 반도체 기판(11)을 소정깊이 식각하여 리세스패턴(13)을 형성한다.
도 1b에 도시된 바와 같이, 리세스패턴(13)을 포함한 전면에 게이트절연막(14)을 형성한다.
위와 같이, 종래 기술은 리세스패턴(13)을 형성하여 게이트의 길이를 증가시키면서 채널의 면적을 증대시켜 소자특성을 향상시킨다.
그러나, 종래 기술은 리세스패턴(13)의 구성상(리세스패턴의 경사와 소자분리막의 경사로 인해) 소자분리막(12)과 접하는 리세스패턴(13)의 끝단에 뿔모양의 첨점(Horn, 100)이 형성되어 후속 공정에서 전하가 집중되는 취약지점으로 작용한다. 즉, 전기적 특성상 전하가 뾰족한 부분에 집중되는 특성이 있어서, 전기적 신호를 받을때 첨점(100) 부근에 전하가 집중되기 때문에, 후속 게이트절연막(14)이 쉽게 깨지고, 이로 인해 문턱전압(Threshold Voltage;Vt)이 감소하게 된다.
이에 대해서 도 2에 자세히 나타내었다. 도 2는 종래 기술에 따른 반도체 소자의 리세스를 나타내는 TEM사진이다.
도 2를 참조하면, 소자분리막(12)에 접하는 리세스(13)의 끝단에 첨점(100)이 형성된 것을 알 수 있다.
또한, 리세스패턴(13) 형성 후 열산화(Thermal Oxidation)로 게이트절연막(14)의 형성시 첨점(100)이 형성된 부분이 다른 부분에 비해 얇게 증착되는 특성을 가지고 있기 때문에 전기적 특성이 취약하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 전하 가 집중되는 첨점을 최소화시키는 반도체 소자의 리세스게이트 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 리세스게이트 제조방법은 소자분리막이 형성된 반도체 기판에 리세스패턴을 형성하는 단계, 등방성식각을 실시하여 상기 리세스패턴 형성시 발생된 첨점을 제거하는 단계, 상기 리세스패턴을 포함하는 전면에 게이트절연막을 형성하는 단계를 포함한다.
또한, 등방성식각은 탑파워만 인가하고 바텀파워는 인가하지 않고(0Ｗ) 진행하거나, 탑파워와 바텀파워를 동시에 인가하여 사용하되, 탑파워는 700Ｗ∼2000Ｗ로 인가하고 바텀파워는 1Ｗ∼20Ｗ의 저파워를 인가하여 실시하고, 아르곤(Ar), 산소(O2), HBr 및 Cl2의 혼합가스로 실시하되, 아르곤가스를 200sccm∼400sccm, 산소가스를 100sccm∼250sccm, HBr가스를 20sccm∼40sccm, Cl2 가스를 5sccm∼15sccm의 유량으로 플로우하여 진행한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d은 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세 스게이트 제조방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 돕기 위해 (가)는 게이트패턴에 수직한 방향, (나)는 게이트패턴에 수평한 방향으로 함께 도시하기로 한다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 반도체 기판(31)에 활성영역을 정의하기 위한 것으로, 반도체 기판(31)의 소자분리영역을 식각하고 절연물질을 매립한 후 평탄화하여 형성하되, 후속 리세스보다 더 깊게 형성한다.
이어서, 반도체 기판(31) 상에 리세스마스크패턴(33)을 형성한다. 여기서, 리세스마스크패턴(33)은 리세스패턴 예정지역을 오픈시키기 위한 것으로, 폴리실리콘으로 형성한다. 자세히는, 반도체 기판(31) 상에 폴리실리콘을 형성하고, 폴리실리콘 상에 감광막을 형성한 후, 노광 및 현상으로 리세스패턴 예정지역을 오픈시키는 감광막패턴을 형성하고, 감광막패턴을 식각마스크로 폴리실리콘을 형성하여 리세스마스크패턴(33)을 형성하고, 감광막패턴을 산소스트립으로 제거하여 형성한다.
도 3b에 도시된 바와 같이, 리세스마스크패턴(33)을 식각마스크로 반도체 기판(31)을 식각하여 리세스패턴(34)을 형성한다. 여기서, 리세스패턴(34)은 채널길이를 늘려서 리프레시(Refresh)특성을 확보하기 위한 것으로, Cl2 와 HBr가스를 메인가스로 식각하여 형성한다.
리세스패턴(34)의 형성이 완료되는 시점에서, 리세스패턴(34)의 경사(Slope)와 소자분리막(32)의 경사(Slope)로 인해 소자분리막(32)과 접하는 리세스패턴(34) 의 끝단에 첨점(300)이 형성된다(도 3b의 (나) 참고). 리세스패턴(34)공정의 특성상 상기와 같이 첨점(300)이 발생하는 문제는 피할 수 없다.
도 3c에 도시된 바와 같이, 등방성식각을 실시하여 리세스패턴(34) 하부의 전체적 프로파일을 곡선화(Rounding, 34A)시킨다. 여기서, 등방성식각은 리세스패턴(34) 하부의 프로파일을 34에서 34A로 변화시켜서, 소자분리막(32)과 접하는 리세스패턴(34A)의 끝단에 형성된 첨점을 제거하면서 곡선화(400)시킨다.
특히, 등방성식각은 탑파워만 인가하고 바텀파워는 인가하지 않고(0Ｗ) 진행하거나, 탑파워와 바텀파워를 동시에 인가하여 사용하되, 탑파워는 700Ｗ∼2000Ｗ로 인가하고 바텀파워는 1Ｗ∼20Ｗ의 저파워를 인가하여 실시함으로써 등방성식각특성을 극대화 시킨다.
즉, 바텀파워를 낮게 하고 탑파워만 사용하여 식각을 진행하면 플라즈마 구성성분 중 무게가 가벼우나 에너지가 많은 이온들이 바텀파워가 낮게 걸리기 때문에 실리콘 하부에 도달하지 못하고 리세스패턴(34) 측벽(예컨대, 첨점이 존재하는 지점)에 분포하여 리세스패턴(34)의 측벽을 식각하고, 한편 플라즈마 구성성분 중 화학적인 식각을 진행하는 무거운 라디칼은 리세스패턴(34)의 바닥부에 분포하여 하부를 식각한다.
따라서, 리세스패턴(34) 측벽의 식각진행이 하부의 식각진행보다 빨리 되어 첨점을 최소화(400) 및 곡선화 시킨다.
또한, 등방성식각은 아르곤가스(Ar), 산소가스(O2), Cl2와 HBr의 혼합가스로 실시하되, 아르곤가스를 200sccm∼400sccm, 산소가스를 100sccm∼250sccm, HBr가스를 20sccm∼40sccm, Cl2 가스를 5sccm∼15sccm의 유량으로 플로우하여 실시한다.
여기서, 등방성식각을 위한 가스들은 뚜렷하게 이온과 라디칼로 나뉘지 않고, 플라즈마 상태에서 서로 반응 및 분리에 의하여 이온과 라디칼이 형성된다. 예컨대, HBr의 경우 플라즈마 상태에서 H+ 와 Br―로 분리 되지만 플라즈마 상태에서의 각 이온들간의 횡종 연합에 의하여 H2Br+ 의 라디칼이온이나 혹은 HBr2-등의 이온들이 생성이 되어 화학적인 반응성을 강하게 한다. 이러한, 라디칼이온은 각각의 이온보다 무게가 무겁다. 따라서, 바텀파워를 작게 인가했을때 이온은 밑에서부터의 인력이 없으므로 자유운동을 하며 리세스패턴(34) 측벽(예컨대, 첨점이 존재하는 지점)에 분포하여 리세스패턴(34)의 측벽을 식각하고, 라디칼 이온의 경우 자유 운동량이 적어서 내려가 리세스패턴(34)의 바닥부에 분포하여 물질과 반응을 하여 하부를 식각한다.
이때, 등방성식각은 상기 리세스패턴(34) 형성을 위한 식각과 동일 챔버에서 웨이퍼의 이동없이 인시튜(In-Situ)로 실시한다.
위와 같이, 등방성 식각을 통해 소자분리막(32)과 접하는 리세스패턴(34A) 끝단의 첨점을 감소 및 곡선화 시키면 전기적 특성상 뾰족한 부분에 전하가 집중되는 취약지점으로 작용하는 것을 방지하기 때문에, 후속 게이트절연막이 쉽게 깨지거나, 이로 인해 문턱전압(Threshold Voltage;Vt)이 감소하는 것을 방지할 수 있다.
도 3d에 도시된 바와 같이, 리세스패턴(34A)을 포함하는 전면에 게이트절연막(35)을 형성한다. 여기서, 게이트절연막(35)은 산화막으로 형성하되, 열산화 또는 플라즈마 산화로 형성할 수 있다. 특히, 도 3c에서 등방성식각을 통해 소자분리막(32)과 접하는 리세스패턴(34A)의 끝단에 형성된 첨점을 감소시키고, 곡선화 시킴(400)으로써 게이트절연막(35)이 균일한 두께로 형성된다. 따라서, 종래 게이트절연막의 얇은 두께에 의해 쉽게 깨지는 문제를 방지함으로써 전기적 특성을 확보할 수 있다.
이어서, 게이트절연막(35) 상에 리세스패턴(34A)에 일부 매립되고 나머지는 반도체 기판(31) 상부로 돌출되는 게이트패턴(G)을 형성한다. 여기서, 게이트패턴(G)은 폴리실리콘전극(36), 메탈전극(37)과 게이트하드마스크(38)의 적층구조로 형성하되, 메탈전극(37)은 텅스텐 또는 텅스텐실리사이드로 형성한다. 이처럼, 리세스패턴(34)에 일부 매립되고 나머지는 돌출된 구조를 '리세스게이트'라고 한다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스패턴을 나타내는 TEM사진이다.
도 4를 참조하면, 등방성식각 후 리세스패턴(34) 및 소자분리막(32)에 접하는 리세스패턴(34)의 끝단에 첨점부분(400)이 감소되고 곡선화된 것을 알 수 있다.
상기한 본 발명은, 리세스패턴 형성 후 등방성식각을 실시하여 소자분리막과 접하는 리세스패턴 끝단의 첨점을 최소화 및 곡선화 시켜서 전하가 집중되는 현상을 방지하고, 또한 후속 게이트절연막의 균일한 두께로 형성을 가능하게 하여 전기적 특성을 확보할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스패턴 형성 후 등방성식각을 실시하여 전하가 집중되는 첨점을 최소화 및 곡선화 시킴으로써, 게이트절연막의 균일한 두께로 증착이 가능하여 전기적 특성이 향상 및 소자특성을 안정화시키는 효과가 있다.
Claims (7)
- 소자분리막이 형성된 반도체 기판에 리세스패턴을 형성하는 단계;등방성식각을 실시하여 상기 리세스패턴 형성시 발생된 첨점을 제거하는 단계; 및상기 리세스패턴을 포함하는 전면에 게이트절연막을 형성하는 단계를 포함하되 상기 등방성식각은 탑파워만 인가하여 실시하는 반도체 소자의 리세스게이트 제조방법.
- 소자분리막이 형성된 반도체 기판에 리세스패턴을 형성하는 단계;등방성식각을 실시하여 상기 리세스패턴 형성시 발생된 첨점을 제거하는 단계; 및상기 리세스패턴을 포함하는 전면에 게이트절연막을 형성하는 단계를 포함하되 상기 등방성식각은 바텀파워를 탑파워보다 작게 인가하여 실시하는 반도체 소자의 리세스게이트 제조방법.
- 제2항에 있어서,상기 탑파워는 700Ｗ∼2000Ｗ로 인가하고, 상기 바텀파워는 1Ｗ∼20Ｗ로 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 리세스게이트 제조방법.
- 제1항 또는 제2항에 있어서,상기 등방성식각은 아르곤가스, 산소가스, HBr 및 Cl2의 혼합가스로 실시하는 것을 특징으로 하는 반도체 소자의 리세스게이트 제조방법.
- 제4항에 있어서,상기 등방성식각은 아르곤가스를 200sccm∼400sccm, 산소가스를 100sccm∼250sccm, HBr가스를 20sccm∼40sccm, Cl2 가스를 5sccm∼15sccm의 유량으로 플로우하여 진행하는 것을 특징으로 하는 반도체 소자의 리세스게이트 제조방법.
- 제1항 또는 제2항에 있어서,상기 반도체 기판에 리세스패턴을 형성하는 단계와 상기 등방성식각은 동일챔버에서 인시튜(In-Situ)로 실시하는 것을 특징으로 하는 반도체 소자의 리세스게이트 제조방법.
- 제6항에 있어서,상기 반도체 기판에 리세스패턴을 형성하는 단계에서,상기 반도체 기판은 Cl2 와 HBr을 메인가스로 식각하는 것을 특징으로 하는 반도체 소자의 리세스게이트 제조방법.
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