JP2007096060A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、基板の第1領域107に形成されたPチャネル型電界効果トランジスタ及び基板の第2領域108に形成されたNチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置であって、基板101上に、第1領域107及び第2領域108に亘って連続的に形成された多結晶シリコン膜103と、その上に形成された金属シリサイド膜とからなるゲート電極を備え、多結晶シリコン膜103は、第1領域107内に位置するP型部分103aと、P型部分103aに接し且つ第2領域108内に位置するN型部分103bとを有し、P型部分103aに、P型部分103aの導電型を決定するP型不純物よりも重い元素が更に注入されている。
【選択図】図2
Description
以下、本発明の第1の実施形態に係る半導体装置とその製造方法について、図面を参照して説明する。
以下、本発明の第2の実施形態に係る半導体装置とその製造方法について、図面を参照して説明する。
以下、本発明の第3の実施形態に係る半導体装置とその製造方法について、図面を参照して説明する。
102 ゲート酸化膜
103 多結晶シリコン膜
103a P型部分
103b N型部分
104 金属シリサイド膜
105 ゲート電極
106 サイドウォール
107 第1の領域
108 第2の領域
110 素子分離
111 レジスト
112 レジスト
113 ニッケル膜
121 段差
201 基板
202 金属膜
203 段差
204 金属シリサイド膜
Claims (16)
- 基板の第1領域に形成されたPチャネル型電界効果トランジスタ及び前記基板の第2領域に形成されたNチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置であって、
前記基板上に、前記第1領域及び第2領域に亘って連続的に形成された多結晶シリコン膜と、その上に形成された金属シリサイド膜とからなるゲート電極を備え、
前記多結晶シリコン膜は、前記第1領域内に位置するP型部分と、前記P型部分に接し且つ前記第2領域内に位置するN型部分とを有し、
前記P型部分に、前記P型部分の導電型を決定するP型不純物よりも重い元素が更に注入されていることを特徴とする半導体装置。 - 請求項1において、
前記P型部分と前記N型部分との厚さの差が、前記金属シリサイド膜の厚さの2倍以下であることを特徴とする半導体装置。 - 基板の第1領域に形成されたPチャネル型電界効果トランジスタ及び前記基板の第2領域に形成されたNチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置であって、
前記基板上に、前記第1領域及び第2領域に亘って連続的に形成された多結晶シリコン膜と、その上に形成された金属シリサイド膜とからなるゲート電極を備え、
前記多結晶シリコン膜は、前記第1領域内に位置するP型部分と、前記P型部分に接し且つ前記第2領域内に位置するN型部分とを有し、
前記多結晶シリコン膜の前記P型部分と前記N型部分との境界部分に、前記P型部分の導電型を決定するP型不純物よりも重い元素が更に注入されていることを特徴とする半導体装置。 - 請求項3において、
前記多結晶シリコン膜における前記境界部分の上面が、連続した1つの面となっていることを特徴とする半導体装置。 - 請求項1〜4のいずれか1つにおいて、
前記元素は、ガリウム、インジウム、砒素、アンチモン、アルゴン及びクリプトンのうちの少なくとも1つであることを特徴とする半導体装置。 - 基板の第1領域に形成されたPチャネル型電界効果トランジスタ及び前記基板の第2領域に形成されたNチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置であって、
前記基板上に、前記第1領域及び第2領域に亘って連続的に形成された多結晶シリコン膜と、その上に形成された金属シリサイド膜とからなるゲート電極を備え、
前記多結晶シリコン膜は、前記第1領域内に位置するP型部分と、前記P型部分に接し且つ前記第2領域内に位置するN型部分とを有し、
前記P型部分は、前記N型部分よりも厚く、
前記多結晶シリコン膜の前記P型部分と前記N型部分との境界において、前記N型部分よりも上側に位置する前記P型部分の端部が順テーパー形状を有していることを特徴とする半導体装置。 - 請求項6において、
前記順テーパー形状のテーパー角は、40度以上であり且つ60度以下であることを特徴とする半導体装置。 - 基板の第1領域に形成されたPチャネル型電界効果トランジスタ及び前記基板の第2領域に形成されたNチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置の製造方法であって、
前記基板上に、前記第1領域及び前記第2領域に亘って多結晶シリコン膜を連続的に形成する工程と、
前記多結晶シリコン膜の前記第1領域内に位置する部分にP型不純物を注入してP型部分を形成する工程と、
前記多結晶シリコン膜の前記第2領域内に位置し且つ前記P型部分と接する部分にN型不純物を注入してN型部分を形成する工程と、
前記多結晶シリコン膜上に金属膜を形成する工程と、
前記金属膜をシリサイド化することにより金属シリサイド膜を形成する工程とを備え、
前記P型不純物の注入及び前記N型不純物の注入によって、前記P型部分と前記N型部分との厚さの差が生じ、
前記金属膜を形成する工程の前に、前記厚さの差を縮小する工程を更に備えることを特徴とする半導体装置の製造方法。 - 請求項8において、
前記P型部分と前記N型部分との厚さの差を、前記金属膜の厚さの2倍以下にすることを特徴とする半導体装置の製造方法。 - 請求項8又は9において、
前記厚さの差を縮小する工程において、
前記P型部分に、前記P型不純物よりも重い元素を更に注入して前記P型部分の厚さを小さくすることを特徴とする半導体装置の製造方法。 - 基板の第1領域に形成されたPチャネル型電界効果トランジスタ及び前記基板の第2領域に形成されたNチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置の製造方法であって、
前記基板上に、前記第1領域及び前記第2領域に亘って多結晶シリコン膜を連続的に形成する工程と、
前記多結晶シリコン膜の前記第1領域内に位置する部分にP型不純物を注入してP型部分を形成する工程と、
前記多結晶シリコン膜の前記第2領域内に位置し且つ前記P型部分と接する部分にN型不純物を注入してN型部分を形成する工程と、
前記多結晶シリコン膜上に金属膜を形成する工程と、
前記金属膜をシリサイド化することにより金属シリサイド膜を形成する工程とを備え、
前記P型不純物の注入及び前記N型不純物の注入によって、前記P型部分と前記N型部分との厚さの差が生じ、
前記金属シリサイド膜を形成する工程の前に、前記厚さの差のために前記P型部分と前記N型部分との境界に生じている段差部分を除去する工程を更に備えることを特徴とする半導体装置の製造方法。 - 請求項11において、
前記段差部分を除去する工程において、
前記段差部分に前記P型不純物よりも重い元素を注入することを特徴とする半導体装置の製造方法。 - 請求項10又は12において、
前記元素は、ガリウム、インジウム、砒素、アンチモン、アルゴン及びクリプトンのうちの少なくとも1つであることを特徴とする半導体装置。 - 基板の第1領域に形成されたPチャネル型電界効果トランジスタ及び前記基板の第2領域に形成されたNチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置の製造方法であって、
前記基板上に、前記第1領域及び前記第2領域に亘って多結晶シリコン膜を連続的に形成する工程と、
前記多結晶シリコン膜の前記第1領域内に位置する部分にP型不純物を注入してP型部分を形成する工程と、
前記多結晶シリコン膜の前記第2領域内に位置し且つ前記P型部分と接する部分にN型不純物を注入してN型部分を形成する工程と、
前記多結晶シリコン膜上に金属膜を形成する工程と、
前記金属膜をシリサイド化することにより金属シリサイド膜を形成する工程とを備え、
前記P型不純物の注入及び前記N型不純物の注入によって、前記P型部分と前記N型部分との厚さの差が生じ、
前記金属シリサイド膜を形成する工程の前に、前記多結晶シリコン膜の前記P型部分と前記N型部分との境界において、前記N型部分よりも上側に位置する前記P型部分の端部を順テーパー形状とする工程を更に備えることを特長とする半導体装置の製造方法。 - 請求項14において、
前記端部を順テーパー形状とする工程において、
前記端部を選択的にエッチングすることを特徴とする半導体装置の製造方法。 - 請求項15において、
前記エッチングは、CF4 とO2 との混合ガス又はArガスを用いるドライエッチングであることを特徴とする半導体装置の製造方法。
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