JP3827734B2 - Ｌｄｄ構造をもつｍｏｓトランジスタを有する半導体素子の製造方法 - Google Patents
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Description
技術分野
本発明は、ゲートの誘電体とゲート電極をシリコン基板の表面に形成し、前記ゲート電極の隣の前記表面を露出させ、半導体物質の層を、前記ゲート電極と前記半導体物質の層とをマスクとして前記ゲート電極と隣合っている前記表面のエッジで前記シリコン基板内に形成し、イオンを注入し、そして前記注入されたイオンの活性化と前記半導体物質の層からのドーパント原子の拡散とによってソースゾーンとドレインゾーンが形成されるように熱処理を行う、MOSトランジスタを有する半導体素子の製造方法に関する。
背景技術
MOSトランジスタのソースおよびドレインゾーンは、熱処理の間に形成される。これらのゾーンの一部は、注入されたイオンの活性化により、そして他の部分は、半導体物質の層からのドーパント原子の拡散によって形成される。これらの部分は、熱処理の間に同時に形成される。前者は半導体物質の層の隣に、後者は前者に溶け込んで、半導体物質の層の下に位置する。イオン注入によって得られるドーパントの量と拡散によって得られるドーパントの量は、独立に調整することができる。これは以下のように実施される。ソースとドレインゾーンの前者の部分は強く、そして後者の部分は弱くドープされる。ここでドープされていないゲート電極の下の部分は、MOSトランジスタのチャンネルゾーンを形成する。従って、弱くドープされている部分は、強くドープされた部分とチャンネルゾーンとの間に存在する。このような構造は、LDD（lightly doped drain）構造と呼ばれる。
半導体物質の層からの拡散によってソースおよびドレインゾーンを比較的浅くかつ弱くドープされた部分に形成することは、非常に浅いゾーンを形成することをも可能にする。このようにして10nm以下の深さを実現することが出来る。イオン注入とそれに続く熱処理と言う手段では、実際上これを実行することは不可能である。
米国特許第5,391,508号は、シリコンから成る半導体物質の層が、ゲート電極と隣合う表面のエッジに設けられている第一パラグラフで述べた方法を開示している。これを達成するために、最初に、ゲート電極の隣の表面を露出させた後に、側壁絶縁体をゲート電極上に形成する。すなわち、絶縁体層を堆積させる。側壁絶縁体を残したまま、異方性エッチング処理によってゲート電極の隣の表面を再び露出させる。次に、シリコン層を堆積させ、次いで異方性エッチング処理を行う。このエッチング処理は、薄いシリコン層がゲート電極と表面にまだ存在しているときに停止させる。ゲート電極の側壁の上にはまだ厚いシリコン層が存在している。次いで、堆積したシリコンがゲート電極と表面上で完全にシリコン酸化物に変換されるまで、熱酸化処理を行う。このとき、シリコン酸化物で覆われたシリコン層が、ゲート電極の側壁とゲート電極と隣合っている表面のエッジの上に残存している。次に、シリコン酸化物により覆われているシリコン層を、斜めイオン注入によってドープする。
この既知の方法は、制御するのが難しい多くの工程段階を有するだけではなく、シリコン酸化物により覆われているシリコン層がMOSトランジスタに残存すると言う欠点を有する。ソースまたはドレインゾーンに接続されているこのドープされた層をゲート電極から絶縁しているシリコン酸化物層の厚さは、薄い。この結果、寄生容量（特に、MOSトランジスタの動作に障害となるゲートドレイン間のキャパシタンス）が生じる。
MOSトランジスタの領域でシリコン酸化物により覆われているシリコン層を除去することは不可能である。事実、熱酸化によって形成されたシリコン酸化物層をエッチすると、ゲート電極と隣合っているエッジのシリコン層とこのエッジの隣の基板のシリコンの両方が露出してしまう。これは、シリコン層をゲート電極と隣合っているエッジからエッチされるさい、同一量のシリコンがエッジの隣の基板からも除去されることを意味する。
実際には、ゲート電極は始端と終端をもつ導体トラックを形成している。シリコン酸化物により覆われているシリコン層は、この始端と終端上にも形成される。このシリコン層は、ゲート電極の側壁に形成されていてかつシリコン酸化物により覆われているシリコン層の間の電気的な接続を形成する。ゲートの一方の側で、このシリコン層はMOSトランジスタのソースに、他方の側でドレインに接続される。このようにして、短絡回路がソースとドレインの間に形成される。この短絡回路は、追加プロセスを使用しない限り除去することはできない。始端と終端は、例えば、シリコン以外の素材の層上に設けなければならなく、そしてシリコン上にあるゲート電極の部分は、シリコン酸化物により覆われているシリコンを除去する間、フォトレジストマスクにより保護されていなければならない。
発明の開示
本発明の目的は、上述した欠点が無い製造方法を提供することである。この目的のために、この方法が特徴とする点は、Si1-xGex（0.1<x<0.6）からなる半導体物質層を、前記ゲート電極に直ぐ隣の前記エッジ上に設け、前記熱処理の後その層を選択的にエッチ除去する点である。
Si1-xGex（0.1<x<0.6）の層は、シリコンの場合と同様にソースとドレインゾーンの弱くドープされる部分を形成する拡散源としての使用に適している。さらに、この層は、シリコン、シリコン酸化物、窒化シリコンのような物質に対して非常に高い選択性でエッチ除去することが出来る。Si1-xGex（0.1<x<0.6）の層は、熱処理後、下側の層と隣合う層に損傷を与えずに除去することができる。この層を設ける前にゲート電極上に側壁絶縁体を設けることも必要ない。上述した寄生容量と短絡回路が形成されることもない。
既知の方法のように、層を堆積させ、次にエッチング処理を行って、Si1-xGex（0.1<x<0.6）の層を、前記ゲート電極と隣合っている前記表面の前記エッジ上に形成させても良い。ゲート電極の表面とシリコン基板の表面が再び露出されるまで、当該エッチング処理を続けても良い。実際上、Si1-xGexが堆積している層の厚みに等しい幅が、ゲート電極と隣合っているエッジに与えられる。しかしながら、この代わりにエッチング処理の前に堆積している層にマスクを設けることも可能である。この場合、エッジの幅はマスクの寸法によって決まる。
Si1-xGex（0.1<x<0.6）の半導体物質層は、多結晶や非晶質の非単結晶の形態で設けるのが望ましい。この場合、ドーパント原子は、結晶粒界の存在によって、単結晶の半導体物質の場合よりもはるかに速く拡散する。このようにして、熱処理を通常のRTP（Rapid Thermal Processing）炉で短時間に実行させることができる。ドーパント原子は、熱処理の間中SiとSi1-xGexの境界表面に位置している。例えば、イオン注入によってSi1-xGex層の表面に設けられた原子は、容易に当該境界表面に達する。
ゲート電極、ソースおよびドレインゾーン間の低抵抗接続を可能とするために、金属珪化物の層を、ゲート電極、ソースおよびドレインゾーンの上に形成する。このことは、例えば、チタニウムの、金属層を堆積させ、その金属をその下のシリコンと反応させ、そしてその後熱処理を行うことによって、実施することができる。この工程の間にゲート電極とソースとドレインゾーンの間に短絡回路が形成されてしまうのを防ぐために、半導体物質の層をエッチ除去した後に、ゲート電極と隣合っているゲート電極の側壁とゲート電極と隣合っている表面のエッジとに側壁絶縁体を形成するのが望ましい。このことは、絶縁材の層を堆積させ、当該側壁絶縁体が残存した状態で、この層がゲート電極の表面とシリコン基板の表面とから除去されるまで異方性エッチング処理を行うことにより実行される。また、絶縁材の層の蒸着の後に、マスクを設けてエッチング処理を行なうことも可能である。前者の場合、側壁絶縁体は、堆積した層の厚みに等しい厚みを有するように形成され、後者の場合マスクの寸法によって決まる幅を有するように形成される。
前述した既知の製造方法とは異なり、この発明の場合、半導体物質の層を設ける前にゲート電極の側壁に絶縁体を設ける必要はない。しかしながら、半導体物質層を設ける前に、ゲート電極上とゲート電極の隣の表面の上に厚さ2-10nmの酸化物層が形成される熱酸化を行うことが望ましい。この酸化膜の形成後、ゲート電極は、その下側に直角のコーナを有する長方形の断面図をもつ。MOSトランジスタの動作中、望ましくない強電場がこれらのコーナで発生し、ゲート誘電体に損傷を与えることが有る。当該酸化は、ゲート電極を有効に絶縁する絶縁層を形成することはないが、上述した直角を丸めるので、当該電場の出現を抑止することができる。
ゲート電極の隣の表面を露出させる前または露出させた後に、熱酸化によって酸化物層をゲート誘電体の厚みより薄く設けることが望ましい。当該直角は、どちらの場合にも丸められる。この酸化工程の間、同じ厚さのシリコン酸化物層がシリコン基板の表面にも形成される。ソースとドレインゾーンの弱くドープされる部分を形成する拡散は、このシリコン酸化物の薄層を介して行われる。この層は、ゲート誘電体層より薄いので、MOSトランジスタのチャンネルゾーンがゲート電極からドープされることは実際上ない。
半導体物質の層を設ける前に、ゲート電極の隣の表面が露出されるまで、酸化物層に異方性エッチング処理を行うと、ゲート電極からチャンネルゾーンへのドーピングは、完全に防止することが出来る。基板の表面は再び露出されるが、ゲート電極の下側に形成された丸められたコーナは絶縁材により覆われたままである。次いで、チャンネルゾーンがゲート電極からドープされないようにして、半導体物質の層からドーパント原子を拡散させる。
実際には、半導体素子は、１個のみのMOSトランジスタから構成されている訳ではなく、異なったタイプの大量のMOSトランジスタから構成されている。ｐ型チャンネルゾーンと、ｎ型ソースおよびドレインゾーンをもつMOSトランジスタが、Ｎチャネルトランジスタを形成し、ｎ型チャンネルゾーン、ｐ型ソースおよびドレインゾーンをもつMOSトランジスタが、Ｐチャネルトランジスタを形成する。導電型が異なったソースとドレインゾーンは、異なった導電型を実現するように作られるべきである。
ゲート電極に直ぐ隣の位置にある表面のエッジに半導体物質の層を形成するまでは、この層にドーパント原子を供給しないことが望ましい。この層がパターンにエッチされるまで、半導体物質の層にドーパントは供給されない。一導電型のトランジスタが形成される領域を覆いかつ反対導電型のトランジスタが形成される領域を露出させて一導電型のMOSトランジスタを形成する場合には、フォトレジストマスクが必要となる。このマスクにより、半導体物質の層にドーパントを供給することと、シリコン基板にイオンを注入することの両方が可能となる。反対導電型のMOSトランジスタを形成するためには、相補形の別のフォトレジストマスクが必要である。これらの互いに相補形の２個のフォトレジストマスクにより、MOSトランジスタの両方の導電型のソースとドレインゾーンを形成することができる。堆積直後でかつエッチングの前にドーパント原子を半導体物質の層に供給する場合には、この２個の相補形のフォトレジストマスクを二度使用しなければならない。何故ならば、半導体物質の層をエッチした後でなければイオン注入を行うことができないからである。
ソースコンタクトゾーンとドレインコンタクトゾーンを形成するために表面にイオンを注入する間に、イオンを同時にゲート電極に直ぐ隣のエッジで半導体物質の層に注入すると、非常に簡単な製造方法が得られる。
【図面の簡単な説明】
本発明を、以下の具体例により図面を参照してより詳細に説明する。
第１〜９図は、本発明の製造方法によって作られた半導体素子の第一実施例の製造における二三の段階を線図的に示した断面図である。
第10〜12図は、本発明の製造方法によって作られた半導体素子の第二実施例の製造における二三の段階を線図的に示した断面図である。
発明を実施するための最良の形態
第１〜９図に示されるMOSトランジスタを有する半導体素子の第一実施例の製造は、シリコン基板から始まる。先ず、Ｎ形MOSトランジスタのｐ型活性領域２とＰ形MOSトランジスタのｎ型活性領域３を、通常の方法で形成する。これらの領域２、３は、フィールド絶縁体領域４によって互いに隔離されている。これらのフィールド絶縁体領域４は、シリコン基板の局所酸化によって形成しても良いが、これに代えて、シリコン基板に溝をエッチしこの溝を絶縁材で埋めることにより形成しても良い。実際には、半導体素子はこのように互いに絶縁された領域２、３を数多く有するが、ここでは簡単化のために各導電型の一領域しか示していない。
ゲート誘電体６を、シリコン基板１の表面５に形成する。これは、シリコン基板の熱酸化（本実施例の場合）によって得られた約厚さ４nmのシリコン酸化物の層である。次に、多結晶シリコンのゲート電極７と８を、通常の方法でゲート誘電体６の層上に形成する。これらの電極は、例えば、150nmの幅と高さを有する。
ゲート電極７、８の形成後、ゲート誘電体６の層を除去して基板１の表面５をゲート電極７、８の隣を露出させる。半導体物質10の層を、ゲート電極７、８と隣合った表面５のエッジ９に形成する。これは、本実施例の場合、半導体物質11の層の堆積と、その後にゲート電極７、８と表面５が再び露出されるまで実行される異方性エッチング処理とによって行われる。
次いで、Ｎ形MOSトランジスタが形成される活性領域２には開口が設けられ、かつＰ形MOSトランジスタが形成される活性領域３は覆われている、フォトレジストマスク12を設ける。ｎ型ドーパントのイオンをシリコン基板１の活性領域に注入する。このさい、ゲート電極７と半導体物質10は、破線13で線図的に示されるようにマスクとして機能する。この間、イオンがゲート電極７と隣合っている半導体物質10の層に注入される。イオン注入後、フォトレジストマスク12を除去し、ＰチャンネルMOSトランジスタが形成される活性領域３は覆わず、Ｎ形MOSトランジスタが形成される活性領域は覆う相補的なフォトレジストマスク14を設ける。ｐ型ドーパントのイオンを、線図的に破線15で示されるようにゲート電極８と半導体物質10をマスクとして、シリコン基板１の活性領域に注入する。この間に、イオンはゲート電極８と隣合っている半導体物質10の層にも注入される。このイオン注入後、フォトレジストマスク14を除去する。
イオン注入13、15の後に、熱処理を行なう。これにより、ソースゾーン16、17とドレインゾーン18、19が、注入されたイオン13、15の活性化と半導体物質10の層からのドーパント原子の拡散とによって形成される。これらのゾーン16、17、18、19のａと参照符号が付されている領域は、注入されたイオン12、14の活性化により形成される領域で、ｂと付されている部分は、半導体物質10の層からのドーパント原子の拡散により形成される領域である。これらの部分は、熱処理の間に同時に形成される。前者の部分ａは、常に半導体物質10の層と隣合っていて、第二部分ｂは、前者に浸入し、かつ半導体物質10の層の下に位置する。イオン注入により供給されたドーパントの量と拡散により供給されたドーパントの量は、ソースとドレインゾーンが強くドープされかつ後者の部分ｂが弱くドープされるように選択された。ゲート電極の下に位置しかつこの間にドープされない部分20、21は、MOSトランジスタのチャンネルゾーンを形成する。したがって、弱くドープされている部分ｂは、強くドープされている部分ａとチャンネルゾーン20、21との間に存在している。このような構造は、LDD（lightly doped drain）構造と呼ばれる。
この発明によると、Si1-xGex（0.1<x<0.6）を有する半導体物質10の層が、ゲート電極７、８と隣合ったエッジ９に設けられる。第３図に示されるように、Si1-xGexの層11は、この目的のために、SiH4とGeH4からなるガス混合体から通常のLPCVD（低圧化学蒸着法）プロセスによって堆積される。次いで、Cl2、HBr、およびO2を有するガス混合体中に形成されるプラズマからのイオンにより、異方性エッチング処理を行う。ここで、Si1-xGexは、シリコンとシリコン酸化物に比較して大きな選択性でエッチ除去させることができる。第８図に示されるように、ソースゾーン16、17とドレインゾーン18、19が形成される熱処理の後に、層10は、NH4OHとH2O2と水とを含むエッチングバス内で選択的にエッチ除去される。
ソースゾーン16、17のドープされる部分ｂを形成するための満足行く拡散源として機能するSi1-xGex（0.1<x<0.6）の層10は、例えば、上述したエッチングバス中で、シリコン、シリコン酸化物、および窒化シリコンのような物質に比較して、非常に高い選択性でエッチ除去させることができる。熱処理の後に、Si1-xGex（0.1<x<0.6）の層10を隣合う層と下側の層とから損傷無しに除去することができる。
Si1-xGex（0.1<x<0.6）の層10を、上述した方法でゲート電極と隣合っているエッジ９に形成することができる。ゲート電極７、８と隣合っているエッジ９には、Si1-xGexの堆積された層９の厚みに実際上等しい幅が与えられる。しかしながら、この代わりに、エッチング処理の前に堆積された層11にマスク（図示されていない）を設けることも可能である。この場合、エッジ９の幅はマスクの寸法によって決まる。層10は、非単結晶の形態で設けられることが望ましい。これは、上述したLPCVDプロセスを低温で行い、シリコン基板を、例えば、400-500℃の温度範囲で加熱することにより実行される。
ドーパント原子は、結晶粒界の存在により単結晶の半導体物質の場合よりもはるかに速く非単結晶半導体物質に拡散する。これにより、ドーパント原子は、熱処理の間中SiとSi1-xGexの間の境界表面に存在し、この結果、通常のRTP（Rapid Thermal Processing）炉により短時間で熱処理を行うことが可能になる。例えば、イオン注入によってSi1-xGex層の表面に設けられた原子も、容易にシリコン基板１の活性領域２、３に達っする。
ソースゾーン16、17とドレインゾーン18、19の形成後、かつ半導体物質10の層をエッチ除去した後、ゲート電極７、８の側壁とゲート電極と隣合う表面５のエッジ９に側壁絶縁体22を形成する。本実施例の場合、これは、絶縁材（図示されていない）の層を堆積させ、次にこの層がゲート電極７、８と表面シリコン基板１の表面５とから除去されまで（当該側壁絶縁体22は残存する）、異方性エッチング処理を行うことにより実行される。これに代えて、絶縁材料層の堆積後にフォトレジストマスクを設けてエッチング処理を行なうことも可能である。前者の場合、絶縁体は、堆積された層の厚みに等しい幅を有するように形成されるのに対し、後者の場合、その幅はフォトレジストマスクの寸法によって決まる。
ソースゾーン16、17とドレインゾーン18、19のゲート電極7、８の低抵抗接続を可能にするために、金属珪化物の層23をゲート電極７、８、ソースゾーン16、17およびドレインゾーン18、19上に形成する。これは、例えば、チタニウムの、金属層（図示されていない）を堆積させ、次に熱処理によりそれを下側のシリコンと反応させることにより行われる。シリコンと反応しなかった金属は除去される。この側壁絶縁体22により、ゲート電極７、８、ソースゾーン16、17、およびドレインゾーン18、19の間に短絡回路が形成されることが防止される。
第10〜12図は、これらの図で示される相違を除けば第１〜９図に関して述べた方法と同様に処理される半導体素子の第二実施例の製造における二三の段階を示す。第10〜12図は、ゲート電極７の１つと活性領域２の部分のみを詳細に示す。この実施例の場合、熱酸化は、半導体物質10の層がゲート電極７と隣合っているエッジ９に形成される前に実行されるので、厚さ2-10nmの酸化物24の層がゲート電極７、８とゲート電極と隣合う表面に形成される。ゲート電極７の形成後、ゲート電極はその下側に直角のコーナ25を有する長方形の断面図を示す。MOSトランジスタの作動中、そのようなコーナでゲート誘電体６に損傷を与える可能性のある望ましくない強電界が発生することが有る。当該酸化は、ゲート電極を有効に絶縁する絶縁層を形成することはないが、当該平角25を丸めた角度26に変化させるので、当該電場の発生を抑止させることができる。
熱酸化は、ゲート電極７、８の隣の表面５をゲート誘電体６の除去によって露出する前または後に実行しても良い。当該直角25は、どちらの場合でも丸められる。酸化物の層24は、電極７、８の隣の表面５を露出させた後に、ゲート電極６の厚みよりも薄い厚さまで熱酸化することにより得られる。この酸化工程の間に、シリコン基板１の表面５にも同じ厚さのシリコン酸化物の厚い層が形成される。ソースゾーン16、17のドレインゾーン18、19のドープされる部分ｂを形成する拡散は、シリコン酸化物のこの薄層を介して行われる。層26は、ゲート誘電体層６よりも薄いので、MOSトランジスタのチャンネルゾーンが実際上ゲート電極からドープされることはない。
第12図に示されるように、半導体物質11を設ける前にゲート電極７、８の隣の表面５が露出するまで酸化物層24に異方性エッチング処理を行う場合には、ゲート電極からチャンネルゾーンへのドーピングを完全に避けることができる。基板５の表面を再び露出させる。ゲート電極７、８の下側に形成された丸められた角度26は、絶縁材27により覆われている。チャンネルゾーン20、21がゲート電極７、８からドープされないようにして、半導体物質10の層からドーパント原子を拡散させる。
上述の実施例の場合、半導体物質10の層がゲート電極の横に直近で位置する表面のエッジに形成されるまで、この層にドーパント原子は供給しない。半導体物質11の層はパターンにエッチされるまで、この層にドーパントは供給しない。前述した２種類のMOSトランジスタの形成には、２個の互いに相補的なフォトレジストマスク12、14が必要である。堆積直後でかつエッチング前に半導体物質11の層にドーパント原子を供給する場合には、２つの相補的なフォトレジストマスク12、14を、各々、二度使用しなければならない。何故ならば、半導体物質11の層をエッチしてしまうまではイオン注入工程を実行することができないからである。
上述の実施例の場合、イオン13、15を表面５に注入する間、ゲート電極７、８の直ぐ隣の位置するエッジ９で半導体物質10の層にイオン注入が行われる。ソースゾーン16、17とドレインゾーン18、19の弱くドープされた部分ｂのドーピング強度は、熱処理の時間と温度によって決定される。
これらの実施例では、イオン注入13は、能動領域２と半導体物質10に対して、フォトレジストマスク12を用い１cm2あたり２x1015〜１x1016原子のドーズ量で注入されるAsイオンにより行われる。フォトレジストマスク14のマスキングの下で、イオン注入15は、１cm2あたり２x1015〜１x1016のドーズ量で注入されるＢ原子により実行される。1000℃で５〜60秒間熱処理した後、ソースゾーン16、17とドレインゾーン18、19の約1019原子/ccのドーピング密度を有する弱くドープされた部分ｂと、約1020原子/ccのドーピング濃度を有する強くドープされた部分ａとを形成する。
本発明は、ゲートの誘電体とゲート電極をシリコン基板の表面に形成し、前記ゲート電極の隣の前記表面を露出させ、半導体物質の層を、前記ゲート電極と前記半導体物質の層とをマスクとして前記ゲート電極と隣合っている前記表面のエッジで前記シリコン基板内に形成し、イオンを注入し、そして前記注入されたイオンの活性化と前記半導体物質の層からのドーパント原子の拡散とによってソースゾーンとドレインゾーンが形成されるように熱処理を行う、MOSトランジスタを有する半導体素子の製造方法に関する。
背景技術
MOSトランジスタのソースおよびドレインゾーンは、熱処理の間に形成される。これらのゾーンの一部は、注入されたイオンの活性化により、そして他の部分は、半導体物質の層からのドーパント原子の拡散によって形成される。これらの部分は、熱処理の間に同時に形成される。前者は半導体物質の層の隣に、後者は前者に溶け込んで、半導体物質の層の下に位置する。イオン注入によって得られるドーパントの量と拡散によって得られるドーパントの量は、独立に調整することができる。これは以下のように実施される。ソースとドレインゾーンの前者の部分は強く、そして後者の部分は弱くドープされる。ここでドープされていないゲート電極の下の部分は、MOSトランジスタのチャンネルゾーンを形成する。従って、弱くドープされている部分は、強くドープされた部分とチャンネルゾーンとの間に存在する。このような構造は、LDD（lightly doped drain）構造と呼ばれる。
半導体物質の層からの拡散によってソースおよびドレインゾーンを比較的浅くかつ弱くドープされた部分に形成することは、非常に浅いゾーンを形成することをも可能にする。このようにして10nm以下の深さを実現することが出来る。イオン注入とそれに続く熱処理と言う手段では、実際上これを実行することは不可能である。
米国特許第5,391,508号は、シリコンから成る半導体物質の層が、ゲート電極と隣合う表面のエッジに設けられている第一パラグラフで述べた方法を開示している。これを達成するために、最初に、ゲート電極の隣の表面を露出させた後に、側壁絶縁体をゲート電極上に形成する。すなわち、絶縁体層を堆積させる。側壁絶縁体を残したまま、異方性エッチング処理によってゲート電極の隣の表面を再び露出させる。次に、シリコン層を堆積させ、次いで異方性エッチング処理を行う。このエッチング処理は、薄いシリコン層がゲート電極と表面にまだ存在しているときに停止させる。ゲート電極の側壁の上にはまだ厚いシリコン層が存在している。次いで、堆積したシリコンがゲート電極と表面上で完全にシリコン酸化物に変換されるまで、熱酸化処理を行う。このとき、シリコン酸化物で覆われたシリコン層が、ゲート電極の側壁とゲート電極と隣合っている表面のエッジの上に残存している。次に、シリコン酸化物により覆われているシリコン層を、斜めイオン注入によってドープする。
この既知の方法は、制御するのが難しい多くの工程段階を有するだけではなく、シリコン酸化物により覆われているシリコン層がMOSトランジスタに残存すると言う欠点を有する。ソースまたはドレインゾーンに接続されているこのドープされた層をゲート電極から絶縁しているシリコン酸化物層の厚さは、薄い。この結果、寄生容量（特に、MOSトランジスタの動作に障害となるゲートドレイン間のキャパシタンス）が生じる。
MOSトランジスタの領域でシリコン酸化物により覆われているシリコン層を除去することは不可能である。事実、熱酸化によって形成されたシリコン酸化物層をエッチすると、ゲート電極と隣合っているエッジのシリコン層とこのエッジの隣の基板のシリコンの両方が露出してしまう。これは、シリコン層をゲート電極と隣合っているエッジからエッチされるさい、同一量のシリコンがエッジの隣の基板からも除去されることを意味する。
実際には、ゲート電極は始端と終端をもつ導体トラックを形成している。シリコン酸化物により覆われているシリコン層は、この始端と終端上にも形成される。このシリコン層は、ゲート電極の側壁に形成されていてかつシリコン酸化物により覆われているシリコン層の間の電気的な接続を形成する。ゲートの一方の側で、このシリコン層はMOSトランジスタのソースに、他方の側でドレインに接続される。このようにして、短絡回路がソースとドレインの間に形成される。この短絡回路は、追加プロセスを使用しない限り除去することはできない。始端と終端は、例えば、シリコン以外の素材の層上に設けなければならなく、そしてシリコン上にあるゲート電極の部分は、シリコン酸化物により覆われているシリコンを除去する間、フォトレジストマスクにより保護されていなければならない。
発明の開示
本発明の目的は、上述した欠点が無い製造方法を提供することである。この目的のために、この方法が特徴とする点は、Si1-xGex（0.1<x<0.6）からなる半導体物質層を、前記ゲート電極に直ぐ隣の前記エッジ上に設け、前記熱処理の後その層を選択的にエッチ除去する点である。
Si1-xGex（0.1<x<0.6）の層は、シリコンの場合と同様にソースとドレインゾーンの弱くドープされる部分を形成する拡散源としての使用に適している。さらに、この層は、シリコン、シリコン酸化物、窒化シリコンのような物質に対して非常に高い選択性でエッチ除去することが出来る。Si1-xGex（0.1<x<0.6）の層は、熱処理後、下側の層と隣合う層に損傷を与えずに除去することができる。この層を設ける前にゲート電極上に側壁絶縁体を設けることも必要ない。上述した寄生容量と短絡回路が形成されることもない。
既知の方法のように、層を堆積させ、次にエッチング処理を行って、Si1-xGex（0.1<x<0.6）の層を、前記ゲート電極と隣合っている前記表面の前記エッジ上に形成させても良い。ゲート電極の表面とシリコン基板の表面が再び露出されるまで、当該エッチング処理を続けても良い。実際上、Si1-xGexが堆積している層の厚みに等しい幅が、ゲート電極と隣合っているエッジに与えられる。しかしながら、この代わりにエッチング処理の前に堆積している層にマスクを設けることも可能である。この場合、エッジの幅はマスクの寸法によって決まる。
Si1-xGex（0.1<x<0.6）の半導体物質層は、多結晶や非晶質の非単結晶の形態で設けるのが望ましい。この場合、ドーパント原子は、結晶粒界の存在によって、単結晶の半導体物質の場合よりもはるかに速く拡散する。このようにして、熱処理を通常のRTP（Rapid Thermal Processing）炉で短時間に実行させることができる。ドーパント原子は、熱処理の間中SiとSi1-xGexの境界表面に位置している。例えば、イオン注入によってSi1-xGex層の表面に設けられた原子は、容易に当該境界表面に達する。
ゲート電極、ソースおよびドレインゾーン間の低抵抗接続を可能とするために、金属珪化物の層を、ゲート電極、ソースおよびドレインゾーンの上に形成する。このことは、例えば、チタニウムの、金属層を堆積させ、その金属をその下のシリコンと反応させ、そしてその後熱処理を行うことによって、実施することができる。この工程の間にゲート電極とソースとドレインゾーンの間に短絡回路が形成されてしまうのを防ぐために、半導体物質の層をエッチ除去した後に、ゲート電極と隣合っているゲート電極の側壁とゲート電極と隣合っている表面のエッジとに側壁絶縁体を形成するのが望ましい。このことは、絶縁材の層を堆積させ、当該側壁絶縁体が残存した状態で、この層がゲート電極の表面とシリコン基板の表面とから除去されるまで異方性エッチング処理を行うことにより実行される。また、絶縁材の層の蒸着の後に、マスクを設けてエッチング処理を行なうことも可能である。前者の場合、側壁絶縁体は、堆積した層の厚みに等しい厚みを有するように形成され、後者の場合マスクの寸法によって決まる幅を有するように形成される。
前述した既知の製造方法とは異なり、この発明の場合、半導体物質の層を設ける前にゲート電極の側壁に絶縁体を設ける必要はない。しかしながら、半導体物質層を設ける前に、ゲート電極上とゲート電極の隣の表面の上に厚さ2-10nmの酸化物層が形成される熱酸化を行うことが望ましい。この酸化膜の形成後、ゲート電極は、その下側に直角のコーナを有する長方形の断面図をもつ。MOSトランジスタの動作中、望ましくない強電場がこれらのコーナで発生し、ゲート誘電体に損傷を与えることが有る。当該酸化は、ゲート電極を有効に絶縁する絶縁層を形成することはないが、上述した直角を丸めるので、当該電場の出現を抑止することができる。
ゲート電極の隣の表面を露出させる前または露出させた後に、熱酸化によって酸化物層をゲート誘電体の厚みより薄く設けることが望ましい。当該直角は、どちらの場合にも丸められる。この酸化工程の間、同じ厚さのシリコン酸化物層がシリコン基板の表面にも形成される。ソースとドレインゾーンの弱くドープされる部分を形成する拡散は、このシリコン酸化物の薄層を介して行われる。この層は、ゲート誘電体層より薄いので、MOSトランジスタのチャンネルゾーンがゲート電極からドープされることは実際上ない。
半導体物質の層を設ける前に、ゲート電極の隣の表面が露出されるまで、酸化物層に異方性エッチング処理を行うと、ゲート電極からチャンネルゾーンへのドーピングは、完全に防止することが出来る。基板の表面は再び露出されるが、ゲート電極の下側に形成された丸められたコーナは絶縁材により覆われたままである。次いで、チャンネルゾーンがゲート電極からドープされないようにして、半導体物質の層からドーパント原子を拡散させる。
実際には、半導体素子は、１個のみのMOSトランジスタから構成されている訳ではなく、異なったタイプの大量のMOSトランジスタから構成されている。ｐ型チャンネルゾーンと、ｎ型ソースおよびドレインゾーンをもつMOSトランジスタが、Ｎチャネルトランジスタを形成し、ｎ型チャンネルゾーン、ｐ型ソースおよびドレインゾーンをもつMOSトランジスタが、Ｐチャネルトランジスタを形成する。導電型が異なったソースとドレインゾーンは、異なった導電型を実現するように作られるべきである。
ゲート電極に直ぐ隣の位置にある表面のエッジに半導体物質の層を形成するまでは、この層にドーパント原子を供給しないことが望ましい。この層がパターンにエッチされるまで、半導体物質の層にドーパントは供給されない。一導電型のトランジスタが形成される領域を覆いかつ反対導電型のトランジスタが形成される領域を露出させて一導電型のMOSトランジスタを形成する場合には、フォトレジストマスクが必要となる。このマスクにより、半導体物質の層にドーパントを供給することと、シリコン基板にイオンを注入することの両方が可能となる。反対導電型のMOSトランジスタを形成するためには、相補形の別のフォトレジストマスクが必要である。これらの互いに相補形の２個のフォトレジストマスクにより、MOSトランジスタの両方の導電型のソースとドレインゾーンを形成することができる。堆積直後でかつエッチングの前にドーパント原子を半導体物質の層に供給する場合には、この２個の相補形のフォトレジストマスクを二度使用しなければならない。何故ならば、半導体物質の層をエッチした後でなければイオン注入を行うことができないからである。
ソースコンタクトゾーンとドレインコンタクトゾーンを形成するために表面にイオンを注入する間に、イオンを同時にゲート電極に直ぐ隣のエッジで半導体物質の層に注入すると、非常に簡単な製造方法が得られる。
【図面の簡単な説明】
本発明を、以下の具体例により図面を参照してより詳細に説明する。
第１〜９図は、本発明の製造方法によって作られた半導体素子の第一実施例の製造における二三の段階を線図的に示した断面図である。
第10〜12図は、本発明の製造方法によって作られた半導体素子の第二実施例の製造における二三の段階を線図的に示した断面図である。
発明を実施するための最良の形態
第１〜９図に示されるMOSトランジスタを有する半導体素子の第一実施例の製造は、シリコン基板から始まる。先ず、Ｎ形MOSトランジスタのｐ型活性領域２とＰ形MOSトランジスタのｎ型活性領域３を、通常の方法で形成する。これらの領域２、３は、フィールド絶縁体領域４によって互いに隔離されている。これらのフィールド絶縁体領域４は、シリコン基板の局所酸化によって形成しても良いが、これに代えて、シリコン基板に溝をエッチしこの溝を絶縁材で埋めることにより形成しても良い。実際には、半導体素子はこのように互いに絶縁された領域２、３を数多く有するが、ここでは簡単化のために各導電型の一領域しか示していない。
ゲート誘電体６を、シリコン基板１の表面５に形成する。これは、シリコン基板の熱酸化（本実施例の場合）によって得られた約厚さ４nmのシリコン酸化物の層である。次に、多結晶シリコンのゲート電極７と８を、通常の方法でゲート誘電体６の層上に形成する。これらの電極は、例えば、150nmの幅と高さを有する。
ゲート電極７、８の形成後、ゲート誘電体６の層を除去して基板１の表面５をゲート電極７、８の隣を露出させる。半導体物質10の層を、ゲート電極７、８と隣合った表面５のエッジ９に形成する。これは、本実施例の場合、半導体物質11の層の堆積と、その後にゲート電極７、８と表面５が再び露出されるまで実行される異方性エッチング処理とによって行われる。
次いで、Ｎ形MOSトランジスタが形成される活性領域２には開口が設けられ、かつＰ形MOSトランジスタが形成される活性領域３は覆われている、フォトレジストマスク12を設ける。ｎ型ドーパントのイオンをシリコン基板１の活性領域に注入する。このさい、ゲート電極７と半導体物質10は、破線13で線図的に示されるようにマスクとして機能する。この間、イオンがゲート電極７と隣合っている半導体物質10の層に注入される。イオン注入後、フォトレジストマスク12を除去し、ＰチャンネルMOSトランジスタが形成される活性領域３は覆わず、Ｎ形MOSトランジスタが形成される活性領域は覆う相補的なフォトレジストマスク14を設ける。ｐ型ドーパントのイオンを、線図的に破線15で示されるようにゲート電極８と半導体物質10をマスクとして、シリコン基板１の活性領域に注入する。この間に、イオンはゲート電極８と隣合っている半導体物質10の層にも注入される。このイオン注入後、フォトレジストマスク14を除去する。
イオン注入13、15の後に、熱処理を行なう。これにより、ソースゾーン16、17とドレインゾーン18、19が、注入されたイオン13、15の活性化と半導体物質10の層からのドーパント原子の拡散とによって形成される。これらのゾーン16、17、18、19のａと参照符号が付されている領域は、注入されたイオン12、14の活性化により形成される領域で、ｂと付されている部分は、半導体物質10の層からのドーパント原子の拡散により形成される領域である。これらの部分は、熱処理の間に同時に形成される。前者の部分ａは、常に半導体物質10の層と隣合っていて、第二部分ｂは、前者に浸入し、かつ半導体物質10の層の下に位置する。イオン注入により供給されたドーパントの量と拡散により供給されたドーパントの量は、ソースとドレインゾーンが強くドープされかつ後者の部分ｂが弱くドープされるように選択された。ゲート電極の下に位置しかつこの間にドープされない部分20、21は、MOSトランジスタのチャンネルゾーンを形成する。したがって、弱くドープされている部分ｂは、強くドープされている部分ａとチャンネルゾーン20、21との間に存在している。このような構造は、LDD（lightly doped drain）構造と呼ばれる。
この発明によると、Si1-xGex（0.1<x<0.6）を有する半導体物質10の層が、ゲート電極７、８と隣合ったエッジ９に設けられる。第３図に示されるように、Si1-xGexの層11は、この目的のために、SiH4とGeH4からなるガス混合体から通常のLPCVD（低圧化学蒸着法）プロセスによって堆積される。次いで、Cl2、HBr、およびO2を有するガス混合体中に形成されるプラズマからのイオンにより、異方性エッチング処理を行う。ここで、Si1-xGexは、シリコンとシリコン酸化物に比較して大きな選択性でエッチ除去させることができる。第８図に示されるように、ソースゾーン16、17とドレインゾーン18、19が形成される熱処理の後に、層10は、NH4OHとH2O2と水とを含むエッチングバス内で選択的にエッチ除去される。
ソースゾーン16、17のドープされる部分ｂを形成するための満足行く拡散源として機能するSi1-xGex（0.1<x<0.6）の層10は、例えば、上述したエッチングバス中で、シリコン、シリコン酸化物、および窒化シリコンのような物質に比較して、非常に高い選択性でエッチ除去させることができる。熱処理の後に、Si1-xGex（0.1<x<0.6）の層10を隣合う層と下側の層とから損傷無しに除去することができる。
Si1-xGex（0.1<x<0.6）の層10を、上述した方法でゲート電極と隣合っているエッジ９に形成することができる。ゲート電極７、８と隣合っているエッジ９には、Si1-xGexの堆積された層９の厚みに実際上等しい幅が与えられる。しかしながら、この代わりに、エッチング処理の前に堆積された層11にマスク（図示されていない）を設けることも可能である。この場合、エッジ９の幅はマスクの寸法によって決まる。層10は、非単結晶の形態で設けられることが望ましい。これは、上述したLPCVDプロセスを低温で行い、シリコン基板を、例えば、400-500℃の温度範囲で加熱することにより実行される。
ドーパント原子は、結晶粒界の存在により単結晶の半導体物質の場合よりもはるかに速く非単結晶半導体物質に拡散する。これにより、ドーパント原子は、熱処理の間中SiとSi1-xGexの間の境界表面に存在し、この結果、通常のRTP（Rapid Thermal Processing）炉により短時間で熱処理を行うことが可能になる。例えば、イオン注入によってSi1-xGex層の表面に設けられた原子も、容易にシリコン基板１の活性領域２、３に達っする。
ソースゾーン16、17とドレインゾーン18、19の形成後、かつ半導体物質10の層をエッチ除去した後、ゲート電極７、８の側壁とゲート電極と隣合う表面５のエッジ９に側壁絶縁体22を形成する。本実施例の場合、これは、絶縁材（図示されていない）の層を堆積させ、次にこの層がゲート電極７、８と表面シリコン基板１の表面５とから除去されまで（当該側壁絶縁体22は残存する）、異方性エッチング処理を行うことにより実行される。これに代えて、絶縁材料層の堆積後にフォトレジストマスクを設けてエッチング処理を行なうことも可能である。前者の場合、絶縁体は、堆積された層の厚みに等しい幅を有するように形成されるのに対し、後者の場合、その幅はフォトレジストマスクの寸法によって決まる。
ソースゾーン16、17とドレインゾーン18、19のゲート電極7、８の低抵抗接続を可能にするために、金属珪化物の層23をゲート電極７、８、ソースゾーン16、17およびドレインゾーン18、19上に形成する。これは、例えば、チタニウムの、金属層（図示されていない）を堆積させ、次に熱処理によりそれを下側のシリコンと反応させることにより行われる。シリコンと反応しなかった金属は除去される。この側壁絶縁体22により、ゲート電極７、８、ソースゾーン16、17、およびドレインゾーン18、19の間に短絡回路が形成されることが防止される。
第10〜12図は、これらの図で示される相違を除けば第１〜９図に関して述べた方法と同様に処理される半導体素子の第二実施例の製造における二三の段階を示す。第10〜12図は、ゲート電極７の１つと活性領域２の部分のみを詳細に示す。この実施例の場合、熱酸化は、半導体物質10の層がゲート電極７と隣合っているエッジ９に形成される前に実行されるので、厚さ2-10nmの酸化物24の層がゲート電極７、８とゲート電極と隣合う表面に形成される。ゲート電極７の形成後、ゲート電極はその下側に直角のコーナ25を有する長方形の断面図を示す。MOSトランジスタの作動中、そのようなコーナでゲート誘電体６に損傷を与える可能性のある望ましくない強電界が発生することが有る。当該酸化は、ゲート電極を有効に絶縁する絶縁層を形成することはないが、当該平角25を丸めた角度26に変化させるので、当該電場の発生を抑止させることができる。
熱酸化は、ゲート電極７、８の隣の表面５をゲート誘電体６の除去によって露出する前または後に実行しても良い。当該直角25は、どちらの場合でも丸められる。酸化物の層24は、電極７、８の隣の表面５を露出させた後に、ゲート電極６の厚みよりも薄い厚さまで熱酸化することにより得られる。この酸化工程の間に、シリコン基板１の表面５にも同じ厚さのシリコン酸化物の厚い層が形成される。ソースゾーン16、17のドレインゾーン18、19のドープされる部分ｂを形成する拡散は、シリコン酸化物のこの薄層を介して行われる。層26は、ゲート誘電体層６よりも薄いので、MOSトランジスタのチャンネルゾーンが実際上ゲート電極からドープされることはない。
第12図に示されるように、半導体物質11を設ける前にゲート電極７、８の隣の表面５が露出するまで酸化物層24に異方性エッチング処理を行う場合には、ゲート電極からチャンネルゾーンへのドーピングを完全に避けることができる。基板５の表面を再び露出させる。ゲート電極７、８の下側に形成された丸められた角度26は、絶縁材27により覆われている。チャンネルゾーン20、21がゲート電極７、８からドープされないようにして、半導体物質10の層からドーパント原子を拡散させる。
上述の実施例の場合、半導体物質10の層がゲート電極の横に直近で位置する表面のエッジに形成されるまで、この層にドーパント原子は供給しない。半導体物質11の層はパターンにエッチされるまで、この層にドーパントは供給しない。前述した２種類のMOSトランジスタの形成には、２個の互いに相補的なフォトレジストマスク12、14が必要である。堆積直後でかつエッチング前に半導体物質11の層にドーパント原子を供給する場合には、２つの相補的なフォトレジストマスク12、14を、各々、二度使用しなければならない。何故ならば、半導体物質11の層をエッチしてしまうまではイオン注入工程を実行することができないからである。
上述の実施例の場合、イオン13、15を表面５に注入する間、ゲート電極７、８の直ぐ隣の位置するエッジ９で半導体物質10の層にイオン注入が行われる。ソースゾーン16、17とドレインゾーン18、19の弱くドープされた部分ｂのドーピング強度は、熱処理の時間と温度によって決定される。
これらの実施例では、イオン注入13は、能動領域２と半導体物質10に対して、フォトレジストマスク12を用い１cm2あたり２x1015〜１x1016原子のドーズ量で注入されるAsイオンにより行われる。フォトレジストマスク14のマスキングの下で、イオン注入15は、１cm2あたり２x1015〜１x1016のドーズ量で注入されるＢ原子により実行される。1000℃で５〜60秒間熱処理した後、ソースゾーン16、17とドレインゾーン18、19の約1019原子/ccのドーピング密度を有する弱くドープされた部分ｂと、約1020原子/ccのドーピング濃度を有する強くドープされた部分ａとを形成する。
Claims (8)
- ゲートの誘電体とゲート電極をシリコン基板の表面に形成し、前記ゲート電極の隣の前記表面を露出させ、半導体物質の層を、前記ゲート電極と隣合っている前記露出された表面のエッジ上で前記シリコン基板上に形成し、イオンをマスクとして機能する前記ゲート電極と前記半導体物質の層とを備えた前記シリコン基板、及び、半導体物質の層に注入し、そして、前記注入されたイオンの活性化と前記半導体物質の層からのドーパント原子の拡散とによってソーズゾーンとドレインゾーンが形成されるように熱処理を行う、MOSトランジスタを有する半導体素子の製造方法において、前記半導体物質の層がSi1-xGex（0.1<x<0.6）からなり、かつ、前記熱処理の後その層を選択的にエッチ除去することを特徴とする半導体素子の製造方法。
- Si1-xGex（0.1<X<0.6）からなる前記半導体物質層を非単結晶の形態で設けることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記半導体物質の層をエッチ除去した後に、側壁絶縁体を前記ゲート電極の側壁と前記ゲート電極と隣合っている前記表面の前記エッジ上に設けることを特徴とする請求項１または２に記載の半導体素子の製造方法。
- 前記半導体物質の層を設ける前に、前記ゲート電極上と前記ゲート電極の隣の前記表面の上に厚さ2-10nmの酸化物層が形成される熱酸化を行うことを特徴とする請求項１、２または３の何れかに記載の半導体素子の製造方法。
- 前記ゲート電極の隣の前記表面を露出させた後に、前記ゲート誘電体の厚みよりも小である厚さまで熱酸化により前記酸化物層を設けることを特徴とする請求項４に記載の半導体素子の製造方法。
- 半導体物質層の前記層を設ける前に、前記ゲート電極の隣の前記表面が露出されるまで、前記酸化物層に異方性エッチング処理を行うことを特徴とする請求項４または５に記載の半導体素子の製造方法。
- 前記半導体物質の層は、前記イオンが注入される前に、前記ゲート電極の隣の前記表面の前記エッジ上のパターンにエッチングされることを特徴とする前項何れかの請求項に記載の半導体素子の製造方法。
- 前記ソースコンタクトゾーンと前記ドレインコンタクトゾーンを形成するために前記表面にイオンを注入する間に、イオンを同時にマスクとして機能する前記ゲート電極と前記半導体物質の層とを備えた前記シリコン基板、及び、半導体物質の層に注入することを特徴とする請求項７に記載の半導体素子の製造方法。
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