KR100567073B1 - 피모스펫 제조방법 - Google Patents

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Abstract

본 발명은 피모스펫 제조방법에 관해 개시한 것으로서, 주변회로의 피모스영역이 정의된 반도체기판을 제공하는 단계와, 기판에 소자격리막을 형성하는 단계와, 소자격리막을 포함한 기판 위에 패드산화막, 하드마스크용 다결정실리콘막 및 게이트형성영역을 노출시키는 제 1감광막패턴을 차례로 형성하는 단계와, 제 1감광막패턴을 마스크로 하여 상기 하드마스크용 다결정실리콘막을 식각하여 하드마스크를 형성하는 단계와, 제 1감광막패턴을 제거하는 단계와, 하드마스크를 이용하여 상기 패드산화막 및 기판의 소정 깊이까지 식각하여 트렌치를 형성하는 단계와, 하드마스크 및 잔류된 패드산화막을 차례로 제거하는 단계와, 트렌치 및 기판 표면에 스크린산화막을 형성하는 단계와, 결과물 전면에 피모스 문턱전압 조절용 As75 이온주입을 실시하는 단계와, 스크린산화막을 제거하는 단계와, 기판 및 트렌치에 게이트산화막 및 비도핑된 다결정실리콘막을 차례로 형성하는 단계와, 이로부터 얻어지는 결과물 상에 P타입의 B11 이온주입을 실시하는 단계와, P타입 다결정실리콘막 위에 텅스텐 실리사이드막, 하드마스크용 질화막 및 게이트형성영역을 노출시키는 제 2감광막패턴을 차례로 형성하는 단계와, 제 2감광막패턴을 이용하여 상기 하드마스크용 질화막을 식각하여 하드마스크를 형성하는 단계와, 제 2감광막패턴을 제거하는 단계와, 하드마스크를 이용하여 텅스텐 실리사이드막 및 P타입 다결정실리콘막을 식각하여 P형게이트를 형성하는 단계와, 게이트 측면에 스페이서를 형성하는 단계를 포함한다.

Description

피모스펫 제조방법{method for fabricating pmosfet}
도 1a 내지 도 1i는 본 발명에 따른 피모스펫 제조방법을 설명하기 위한 공정단면도.
본 발명은 피모스펫 제조방법에 관한 것으로서, 보다 구체적으로는 셀 이외의 주변회로 중 피모스펫영역에만 트렌치형 게이트구조를 적용하여 주변회로의 면적을 감소시키고 생산 수율 향상을 확보할 수 있는 피모스펫 제조방법에 관한 것이다.
일반적인 피모스펫은 표면채널형과 매립채널형으로 나눌 수 있다. 이중 매립채널형은 소자의 크기가 줄어들면서 매립채널의 근본적인 문제점인 문턱전압 및 누설전류 특성의 악화로 채널 제어가 점점 어려워지고 있다.
표면채널형 피모스펫은 아직까지는 보론 침투 등의 근본적인 문제가 해결되지 않아 메모리소자에서 사용이 어려운 실정이다. 일반적으로 표면채널형 피모스에 p-형 게이트 형성을 위해서 이온주입을 하게 되는데, 이때 후속 열공정에 의해 보론이 실리콘기판의 채널로 침투되어 문턱전압 이동 및 오프 커런트의 증가를 유발 하여 트랜지스터 특성을 열화시키게 된다.
일반적으로 메모리소자에서 주변영역에서의 트랜지스터 중 피모스 트랜지스터로는 매립채널형 트랜지스터를 사용하고 있다. 디자인 룰이 작아짐에 따라 쇼트채널 효과 등에 따른 문턱전압 강하 및 펀치-스루 증가, 누설전류 증가 등으로 인하여 피모스 트랜지스터 특성이 급격하게 저하되고 있는 실정이다.
이러한 특성저하를 막기위해서 기본적으로 피모스펫은 엔모스펫에 비해 긴 채널을 사용하고 있으며, 이러한 문제로 인해 전체 반도체 칩 크기가 증가해 네트 다이(net die)수의 감소를 유발하는 문제점이 있다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 셀 이외의 주변회로 중 피모스펫영역에만 트렌치형 게이트구조를 적용함으로써, 디자인 룰 감소에 따른 모스펫의 단점을 극복하고, 안정된 문턱전압을 구현하고, 채널 도우즈 감소를 통한 피모스 트랜지스터의 특성 및 신뢰성을 향상시킬 수 있는 피모스펫 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 피모스펫 제조방법은 주변회로의 피모스영역이 정의된 반도체기판을 제공하는 단계와, 기판에 소자격리막을 형성하는 단계와, 소자격리막을 포함한 기판 위에 패드산화막, 하드마스크용 다결정실리콘막 및 게이트형성영역을 노출시키는 제 1감광막패턴을 차례로 형성하는 단계와, 제 1감광막패턴을 마스크로 하여 상기 하드마스크용 다결정실리콘막을 식각하여 하 드마스크를 형성하는 단계와, 제 1감광막패턴을 제거하는 단계와, 하드마스크를 이용하여 상기 패드산화막 및 기판의 소정 깊이까지 식각하여 트렌치를 형성하는 단계와, 하드마스크 및 잔류된 패드산화막을 차례로 제거하는 단계와, 트렌치 및 기판 표면에 스크린산화막을 형성하는 단계와, 결과물 전면에 피모스 문턱전압 조절용 As75 이온주입을 실시하는 단계와, 스크린산화막을 제거하는 단계와, 기판 및 트렌치에 게이트산화막 및 비도핑된 다결정실리콘막을 차례로 형성하는 단계와, 이로부터 얻어지는 결과물 상에 P타입의 B11 이온주입을 실시하는 단계와, P타입 다결정실리콘막 위에 텅스텐 실리사이드막, 하드마스크용 질화막 및 게이트형성영역을 노출시키는 제 2감광막패턴을 차례로 형성하는 단계와, 제 2감광막패턴을 이용하여 상기 하드마스크용 질화막을 식각하여 하드마스크를 형성하는 단계와, 제 2감광막패턴을 제거하는 단계와, 하드마스크를 이용하여 텅스텐 실리사이드막 및 P타입 다결정실리콘막을 식각하여 P형게이트를 형성하는 단계와, 게이트 측면에 스페이서를 형성하는 단계를 포함한 것을 특징으로 한다.
상기 패드산화막은 50∼100Å두께로 형성하고, 상기 하드마스크용 다결정실리콘막은 화학기상증착방식으로 1000∼1500Å두께로 형성한다.
상기 트렌치는 1000∼2000Å 깊이로 형성한다.
상기 잔류된 패드산화막은 HF를 이용하여 습식으로 제거한다.
상기 피모스 문턱전압 조절용 As75 이온주입을 실시하는 단계에서, As75 이온은 1.0E12∼1.5E13 도우즈 및 70∼90KeV 에너지로 공급한다.
상기 스크린산화막은 HF를 이용하여 제거한다.
상기 게이트산화막은 퍼니스 내에서 750∼900℃온도에서 습식산화 공정으로 진행하여, 25∼60Å두께로 형성한다.
상기 비도핑된 다결정실리콘막은 510∼550℃온도에서 800∼1500Å두께로 연속증착한다.
상기 P타입의 B11 이온주입을 실시하는 단계에서, 상기 B11이온은 1.0E15∼7.0E15 도우즈 및 3∼10KeV 에너지로 공급한다.
상기 텅스텐 실리사이드막은 800∼1300Å두께로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1i는 본 발명에 따른 피모스펫 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 피모스펫 제조방법은, 도 1a에 도시된 바와 같이, 주변회로의 피모스영역이 정의된 반도체기판(1)을 제공한다. 이어, 기판(1)에 공지의 STI(Shallow Trench Isolation)공정을 통해 소자격리막(5)을 형성하고 웰 형성을 위한 이온주입을 실시하여 N웰(3)을 형성한다. 그런다음, 소자격리막(5)을 포함한 기판 위에 패드산화막(7), 하드마스크용 다결정실리콘막(9) 및 게이트형성영역을 노출시키는 제 1감광막패턴(31)을 차례로 형성한다. 이때, 패드산화막(7)은 50∼100Å두께로 형성한다. 또한, 하드마스크용 다결정실리콘막(9)은 화학기상증착방식으로 1000∼1500Å두께로 형성한다.
도 1b에 도시된 바와 같이, 제 1감광막패턴을 마스크로 하여 하드마스크용 다결정실리콘막을 식각하여 하드마스크(10)를 형성한다. 이어, 하드마스크(10)를 이용하여 패드산화막 및 기판을 소정두께로 식각하여 트렌치(11)를 형성한다. 이때, 트렌치(11)는 1000∼2000Å 깊이로 형성한다. 그 다음, 제 1감광막패턴을 제거한다.
도 1c에 도시된 바와 같이, 하드마스크 및 잔류된 패드산화막을 차례로 제거한다. 이때, 잔류된 패드산화막은 HF를 이용하여 습식공정으로 제거한다. 이후, 트렌치(11) 및 기판 표면에 스크린산화막(13)을 형성한다.
도 1d에 도시된 바와 같이, 결과물 전면에 피모스 문턱전압 조절용 As75 이온주입을 실시한다. 이때, 피모스 문턱전압 조절용 As75 이온주입 공정은, As75 이온을 1.0E12∼1.5E13 도우즈 및 70∼90KeV 에너지로 공급한다.
한편, 도 1d에서 점선처리된 부분은 피모스 문턱전압 조절용 As75 이온주입된 영역을 나타낸 것이다.
도 1e에 도시된 바와 같이, 스크린산화막을 제거한다. 이때, 스크린산화막은 HF를 이용하여 습식으로 제거한다. 이어, 기판 및 트렌치전면에 게이트산화막(14) 및 비도핑된 다결정실리콘막(17)을 형성한다. 이때, 게이트산화막(14)은 퍼니스 (furnace) 내에서 750∼900℃온도에서 습식산화 공정으로 진행하여, 25∼60Å두께로 형성한다. 또한, 비도핑된 다결정실리콘막(17)은 510∼550℃온도에서 800∼1500Å두께로 연속증착한다.
도 1f에 도시된 바와 같이, 이로부터 얻어지는 결과물 상에 P타입인 B11 이 온주입을 실시하여 다결정실리콘막을 P타입 다결정실리콘막(18)으로 개질시킨다. 이때, P타입인 B11 이온주입을 실시하는 공정에서, B11이온은 1.0E15∼7.0E15 도우즈 및 3∼10KeV 에너지로 공급한다.
도 1g에 도시된 바와 같이, P타입 다결정실리콘막(18) 위에 텅스텐 실리사이드막(19), 하드마스크용 질화막(21) 및 게이트형성영역을 노출시키는 제 2감광막패턴(33)을 차례로 형성한다. 이때, 텅스텐 실리사이드막(19)은 800∼1300Å두께로 형성한다.
도 1h에 도시된 바와 같이, 제 2감광막패턴을 이용하여 하드마스크용 질화막을 식각하여 하드마스크(미도시)를 형성하고 나서, 제 2감광막패턴을 제거한다. 이어, 하드마스크를 이용하여 텅스텐 실리사이드막 및 P타입 다결정실리콘막을 식각하여 P형게이트(G)를 형성한다.
도 1i에 도시된 바와 같이, P형 게이트(G) 측면에 스페이서(23)를 형성하여 피모스펫 제조를 완료한다.
본 발명에 따르면, 주변회로의 피모스영역에 트렌치를 형성하고, 트렌치에 게이트를 형성함으로써, 기판 위에 형성되는 일반적인 트랜지스터에 비해 동일한 평면크기의 피모스 트랜지스터에서 실제 트랜지스터의 2차원적인 유효채널길이를 크게 늘릴 수 있다. 따라서, 트랜지스터의 특성이 향상된다.
또한, 3차원적으로 채널길이가 늘어남에 따른 드라이브 커런트(drive current)의 감소분을 표면채널형 피모스를 적용하여 낮은 오프 커런트(off current)특성과 높은 온 커런트 특성을 확보할 수 있다. 즉, 낮은 문턱전압에서도 우수한 BVDSS특성을 확보할 수 있어 온 커런트 향상을 가져올 수 있고, 안정적인 문턱전압 구현과 낮은 오프 커런트 누설전류 특성을 확보할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 주변회로의 피모스영역에 트렌치를 형성한 후, 트렌치에 게이트를 형성함으로써, 동일한 피모스펫에 비해 유효채널길이를 크게 늘릴 수 있다. 따라서, 피모스의 누설전류 특성을 향상시킬 수 있다. 또한, 본 발명은 엔모스 크기와 동일한 피모스를 형성할 수 있고, 누설전류 특성이 우수한 문턱전압을 가지는 피모스를 확보할 수 있어, 회로설계의 단순화 및 칩 크기의 감소를 통한 넷 다이(net die) 증가 등의 이점이 있다.

Claims (12)

  1. 주변회로의 피모스영역이 정의된 반도체기판을 제공하는 단계와,
    상기 기판에 소자격리막을 형성하는 단계와,
    상기 소자격리막을 포함한 기판 위에 패드산화막, 하드마스크용 다결정실리콘막 및 게이트형성영역을 노출시키는 제 1감광막패턴을 차례로 형성하는 단계와,
    상기 제 1감광막패턴을 마스크로 하여 상기 하드마스크용 다결정실리콘막을 식각하여 하드마스크를 형성하는 단계와,
    상기 제 1감광막패턴을 제거하는 단계와,
    상기 하드마스크를 이용하여 상기 패드산화막 및 기판의 소정 깊이까지 식각하여 트렌치를 형성하는 단계와,
    상기 하드마스크 및 잔류된 패드산화막을 차례로 제거하는 단계와,
    상기 트렌치 및 기판 표면에 스크린산화막을 형성하는 단계와,
    상기 결과물 전면에 피모스 문턱전압 조절용 As75 이온주입을 실시하는 단계와,
    상기 스크린산화막을 제거하는 단계와,
    상기 기판 및 트렌치에 게이트산화막 및 비도핑된 다결정실리콘막을 차례로 형성하는 단계와,
    이로부터 얻어지는 결과물 상에 P타입의 B11 이온주입을 실시하는 단계와,
    상기 P타입 다결정실리콘막 위에 텅스텐 실리사이드막, 하드마스크용 질화막 및 게이트형성영역을 노출시키는 제 2감광막패턴을 차례로 형성하는 단계와,
    상기 제 2감광막패턴을 이용하여 상기 하드마스크용 질화막을 식각하여 하드마스크를 형성하는 단계와,
    상기 제 2감광막패턴을 제거하는 단계와,
    상기 하드마스크를 이용하여 텅스텐 실리사이드막 및 P타입 다결정실리콘막을 식각하여 P형게이트를 형성하는 단계와,
    상기 게이트 측면에 스페이서를 형성하는 단계를 포함한 것을 특징으로 하는 피모스펫 제조방법.
  2. 제 1항에 있어서, 상기 패드산화막은 50∼100Å두께로 형성하는 것을 특징으로 하는 피모스펫 제조방법.
  3. 제 1항에 있어서, 상기 하드마스크용 다결정실리콘막은 화학기상증착방식으로 1000∼1500Å두께로 형성하는 것을 특징으로 하는 피모스펫 제조방법.
  4. 제 1항에 있어서, 상기 트렌치는 1000∼2000Å 깊이로 형성하는 것을 특징으로 하는 피모스펫 제조방법.
  5. 제 1항에 있어서, 상기 잔류된 패드산화막은 HF를 이용하여 습식으로 제거하는 것을 특징으로 하는 피모스펫 제조방법.
  6. 제 1항에 있어서, 상기 피모스 문턱전압 조절용 As75 이온주입을 실시하는 단계에서, 상기 As75 이온은 1.0E12∼1.5E13 도우즈 및 70∼90KeV 에너지로 공급하는 것을 특징으로 하는 피모스펫 제조방법.
  7. 제 1항에 있어서, 상기 스크린산화막은 HF를 이용하여 제거하는 것을 특징으로 하는 피모스펫 제조방법.
  8. 제 1항에 있어서, 상기 게이트산화막은 퍼니스 내에서 750∼900℃온도에서 습식산화 공정으로 진행하는 것을 특징으로 하는 피모스펫 제조방법.
  9. 제 1항에 있어서, 상기 게이트산화막은 25∼60Å두께로 형성하는 것을 특징으로 하는 피모스펫 제조방법.
  10. 제 1항에 있어서, 상기 비도핑된 다결정실리콘막은 510∼550℃온도에서 800∼1500Å두께로 연속증착하는 것을 특징으로 하는 피모스펫 제조방법.
  11. 제 1항에 있어서, 상기 P타입의 B11 이온주입을 실시하는 단계에서, 상기 B11이온은 1.0E15∼7.0E15 도우즈 및 3∼10KeV 에너지로 공급하는 것을 특징으로 하는 피모스펫 제조방법.
  12. 제 1항에 있어서, 상기 텅스텐 실리사이드막은 800∼1300Å두께로 형성하는 것을 특징으로 하는 피모스펫 제조방법.
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