KR20050061221A - 리세스된 게이트들을 갖는 반도체소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 230000002093 peripheral effect Effects 0.000 claims abstract description 93
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract 2
- 230000000694 effects Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005108 dry cleaning Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
리세스된 게이트들을 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 셀 영역 및 상기 셀 영역을 둘러싸는 주변회로 영역을 갖는 반도체기판을 구비한다. 상기 반도체기판의 소정영역에 형성되어 상기 셀 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변회로 활성영역을 한정하는 소자분리막이 배치된다. 상기 셀 활성영역 내에 상기 셀 활성영역을 가로지르는 셀 채널 트렌치가 배치된다. 상기 주변회로 활성영역 내에 상기 주변회로 활성영역을 가로지르는 주변회로 채널 트렌치가 배치된다. 상기 셀 채널 트렌치는 상기 셀 활성영역을 가로지르는 셀 게이트 전극으로 채워진다. 상기 주변회로 채널 트렌치는 상기 주변회로 활성영역을 가로지르는 주변회로 게이트 전극으로 채워진다. 셀 채널 트렌치 및 주변회로 채널 트렌치는 각각 상기 셀 활성영역 및 주변회로 활성영역을 식각하여 형성한다.
Description
본 발명은 반도체소자 제조 분야에 관한 것으로서, 특히 리세스된 게이트들을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 모스 트랜지스터의 채널길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 누설전류가 증가되어 상기 디램소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디램 소자의 집적도가 증가할지라도, 상기 메모리 셀 영역의 모스 트랜지스터에 상기 단채널 효과의 억제에 적합한 리세스된 게이트 구조가 소개된 바 있다.
도 1은 종래기술에 따른 반도체소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(100)에 셀 영역(C)과 주변회로 영역(P)이 마련된다. 상기 셀 영역(C)과 주변회로 영역(P)의 소정영역에 각각 셀 활성영역(A1) 및 주변회로 활성영역(A2)이 배치된다. 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2)은 소자분리막(110, I)에 의해 한정되는 영역들이다. 상기 셀 활성영역(A1)의 소정영역을 가로질러 셀 채널 트렌치들(120)이 배치된다. 상기 셀 채널 트렌치들(120)의 측벽들 및 바닥에 콘포말한 게이트 산화막 패턴들(130)이 배치된다. 또한, 상기 주변회로 활성영역(A2)을 가로질러 게이트 산화막 패턴들(130)이 배치된다. 상기 게이트 산화막 패턴들(130)상에 폴리실리콘막 패턴들(140)이 배치된다. 상기 폴리실리콘막 패턴들(140)은 상기 셀 채널 트렌치들(120) 내부를 채운다. 상기 폴리실리콘막 패턴들(140)은 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2)의 상부를 가로지르도록 배치된다. 상기 폴리실리콘막 패턴들(140) 상에 하드 마스크막 패턴들(160)이 배치된다.
결과적으로, 상기 반도체소자는 상기 셀 영역(C)의 모스 트랜지스터에는 리세스된 게이트를 갖고 상기 주변회로 영역(P)의 모스 트랜지스터에는 평면 게이트를 갖게 된다. 따라서, 상기 셀 영역 내에 형성된 모스 트랜지스터는 상기 리세스된 게이트를 형성함으로써 고집적이 가능하며 우수한 성능의 소자 제작이 가능한데 반해, 상기 주변회로 영역 내에 형성된 모스 트랜지스터는 평면 게이트에 의해 단채널 효과 및 펀치-스루 현상이 발생할 가능성이 높게 되며, 이로 인해 구동 성능이 떨어지게 된다.
본 발명이 이루고자 하는 기술적 과제는, 셀 영역 및 상기 셀 영역을 둘러싸는 주변회로 영역 내에 모스 트랜지스터들을 제작함에 있어서, 리세스된 게이트들을 동시에 형성하는 반도체소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 실시예들은 리세스된 게이트들을 갖는 반도체소자를 제공한다. 상기 반도체소자는 셀 영역 및 상기 셀 영역을 둘러싸는 주변회로 영역을 갖는 반도체기판을 구비한다. 상기 반도체기판의 소정영역에 형성되어 상기 셀 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변회로 활성영역을 한정하는 소자분리막이 배치된다. 상기 셀 활성영역 내에 상기 셀 활성영역을 가로지르는 셀 채널 트렌치가 배치된다. 상기 주변회로 활성영역 내에 상기 주변회로 활성영역을 가로지르는 주변회로 채널 트렌치가 배치된다. 상기 셀 채널 트렌치는 상기 셀 활성영역을 가로지르는 셀 게이트 전극으로 채워진다. 상기 주변회로 채널 트렌치는 상기 주변회로 활성영역을 가로지르는 주변회로 게이트 전극으로 채워진다.
상기 셀 채널 트렌치 및 상기 셀 게이트 전극 사이에 상기 셀 채널 트렌치의 측벽들 및 바닥을 덮는 콘포말한 셀 게이트 절연막이 개재될 수 있다.
상기 주변회로 채널 트렌치 및 상기 주변회로 게이트 전극 사이에 상기 주변회로 채널 트렌치의 측벽들 및 바닥을 덮는 콘포말한 주변회로 게이트 절연막이 개재될 수 있다.
본 발명의 다른 실시예들은 리세스된 게이트들을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 셀 영역 및 상기 셀 영역을 둘러싸는 주변회로 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 반도체기판의 소정영역에 소자분리막을 형성하여 상기 셀 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변회로 활성영역을 한정한다. 상기 셀 활성영역의 일부분을 식각하여 상기 셀 활성영역을 가로지르는 셀 채널 트렌치를 형성한다. 또한 상기 주변회로 활성영역의 일부분을 식각하여 상기 주변회로 활성영역을 가로지르는 주변회로 채널 트렌치를 형성한다. 상기 셀 채널 트렌치를 채우는 셀 게이트 전극 및 상기 주변회로 채널 트렌치를 채우는 주변회로 게이트 전극을 형성한다.
상기 셀 채널 트렌치 및 상기 셀 게이트 전극 사이에 상기 셀 채널 트렌치의 측벽들 및 바닥을 덮는 콘포말한 셀 게이트 절연막을 더 형성하는 것이 바람직하다.
상기 주변회로 채널 트렌치 및 상기 주변회로 게이트 전극 사이에 상기 주변회로 채널 트렌치의 측벽들 및 바닥을 덮는 콘포말한 주변회로 게이트 절연막을 더 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 리세스된 게이트들을 갖는 반도체소자의 평면도이다. 또한, 도 3은 도 2의 절단선 I-I'에 따라 취해진 단면도이다.
도 2 및 도 3을 참조하면, 반도체기판(10)에 셀 영역(C)과 주변회로 영역(P)이 마련된다. 상기 반도체기판(10)의 소정영역에 형성되어 상기 셀 영역(C) 및 상기 주변회로 영역(P) 내에 각각 셀 활성영역(A1) 및 주변회로 활성영역(A2)을 한정하는 소자분리막(15,I)이 배치된다. 상기 셀 활성영역(A1) 내에 상기 셀 활성영역(A1)을 가로지르는 셀 채널 트렌치(20a)가 구비된다. 상기 주변회로 활성영역(A2) 내에 상기 주변회로 활성영역(A2)을 가로지르는 주변회로 채널 트렌치(20b)가 배치된다. 상기 셀 채널 트렌치(20a) 및 주변회로 채널 트렌치(20b)의 측벽들 및 바닥에 콘포말한 게이트 절연막 패턴들(30a)이 배치될 수 있다. 상기 게이트 절연막 패턴들(30a)은 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 게이트 절연막 패턴들(30a)상에 게이트 전극들(35a)이 배치된다. 상기 게이트 전극들(35a)은 상기 셀 채널 트렌치(20a) 및 주변회로 채널 트렌치(20b)의 내부가 매립된 형태로 배치된다. 상기 게이트 전극들(35a)은 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2)의 상부를 가로지르도록 배치된다. 상기 게이트 전극들(35a) 상에 하드 마스크막 패턴들(40a)이 배치된다. 상기 하드 마스크막 패턴들(40a)을 실리콘 질화막일 수 있다. 상기 게이트 전극들(35a) 및 상기 하드 마스크막 패턴들(40a) 측벽들은 게이트 스페이서들(45)로 덮인다.
다음에, 본 발명의 실시예에 따른 리세스된 게이트들을 갖는 반도체소자의 제조방법을 설명하기로 한다.
도 4a 내지 도 4d는 도 2의 절단선 I-I'에 따라 취해진 반도체소자의 제조 공정을 설명하기 위한 단면도들이다.
도 2 및 도 4a를 참조하면, 반도체기판(10)에 셀 영역(C)과 주변회로 영역(P)이 마련된다. 상기 셀 영역(C)과 주변회로 영역(P)에 소자분리막(15, I)을 형성하여 각각 셀 활성영역(A1) 및 주변회로 활성영역(A2)을 형성한다. 상기 소자분리막(15)은 STI(shallow trench isolation) 공정으로 형성할 수 있다. 상기 반도체기판(10)을 패터닝하여, 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2) 내에 각각 셀 채널 트렌치(20a) 및 주변회로 채널 트렌치(20b)를 형성한다. 상기 셀 채널 트렌치(20a) 및 주변회로 채널 트렌치(20b)는 각각 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2)을 가로지르도록 형성된다. 이후, NH4OH, H2O2 및 H
2O의 혼합액인 세정용액을 이용한 습식 세정 공정 또는 상기 반도체기판(10)과 반응하는 화학제를 이용한 건식 세정 공정을 이용하여 상기 셀 채널 트렌치(20a) 및 주변회로 채널 트렌치(20b)의 하부 모서리 부분을 둥글게 할 수도 있다. 상기 셀 채널 트렌치(20a) 및 주변회로 채널 트렌치(20b)의 측벽들 및 바닥을 포함한 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2) 상에 콘포말한 상기 게이트 절연막(30)을 형성할 수 있다.상기 게이트 절연막(30)은 실리콘 산화막으로 형성하는 것이 바람직하다.
도 4b를 참조하면, 상기 게이트 절연막(30)을 갖는 반도체기판 전면 상에 게이트 전극막(35)을 형성한다. 상기 게이트 전극막(35)은 상기 셀 채널 트렌치(20a) 및 주변회로 채널 트렌치(20b) 내부가 매립되도록 형성되는 것이 바람직하다. 상기 게이트 전극막(35)은 폴리실리콘막으로 형성할 수 있다. 상기 게이트 전극막(35) 상에 하드 마스크막(40)을 형성한다. 상기 하드 마스크막(40)은 실리콘 질화막으로 형성할 수 있다.
도 4c를 참조하면, 상기 하드 마스크막(40)을 패터닝하여 하드 마스크막 패턴들(40a)을 형성한다. 상기 하드 마스크막 패턴들(40a)을 식각마스크로 사용하여 상기 게이트 전극막(35) 및 상기 게이트 절연막(30)을 차례로 식각하여 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2)의 상부를 가로지르는 게이트 전극들(35a) 및 게이트 절연막 패턴들(30a)을 형성한다. 상기 하드 마스크막 패턴들(40a)을 마스크로 이용하여 이온주입공정을 실시하여 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2) 내에 엘디디 소오스/드레인(43a)을 형성한다.
도 4d를 참조하면, 상기 하드 마스크막 패턴들(40a) 및 상기 게이트 전극들(35a)의 측벽들을 둘러싸는 게이트 스페이서들(45)을 형성한다. 상기 게이트 스페이서들(45)은 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있다. 상기 게이트 스페이서들(45) 및 상기 하드 마스크막 패턴들(40a)을 마스크로 이용하여 이온주입공정을 실시하여 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2) 내에 소오스/드레인(43b)을 형성한다.
전술한 바와 같이 이루어지는 본 발명은, 셀 영역 및 주변회로 영역의 활성영역들내에 동시에 리세스된 게이트들을 형성함으로써, 상기 반도체소자의 단채널 효과 및 소오스/드레인 펀치-스루 특성 저하 현상이 개선된다. 결과적으로, 고집적이 가능하면서 소자 성능이 우수한 반도체소자를 구현할 수 있다.
도 1은 종래 기술에 따른 반도체소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체소자의 평면도이다.
도 3은 도 2의 절단선 I-I'에 따라 취해진 반도체소자 단면도이다.
도 4a 내지 도 4d는 도 2의 절단선 I-I'에 따라 취해진 반도체소자의 제조공정을 설명하기 위한 단면도들이다.
Claims (6)
- 셀 영역 및 상기 셀 영역을 둘러싸는 주변회로 영역을 갖는 반도체기판;상기 반도체기판의 소정영역에 형성되어 상기 셀 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변회로 활성영역을 한정하는 소자분리막;상기 셀 활성영역 내에 형성되고 상기 셀 활성영역을 가로지르는 셀 채널 트렌치;상기 주변회로 활성영역 내에 형성되고 상기 주변회로 활성영역을 가로지르는 주변회로 채널 트렌치;상기 셀 채널 트렌치를 채우는 셀 게이트 전극; 및상기 주변회로 채널 트렌치를 채우는 주변회로 게이트 전극을 포함하는 반도체소자.
- 제 1 항에 있어서,상기 셀 채널 트렌치 및 상기 셀 게이트 전극 사이에 개재되어 상기 셀 채널 트렌치의 측벽들 및 바닥을 덮는 콘포말한 셀 게이트 절연막을 더 포함하는 반도체소자.
- 제 1 항에 있어서,상기 주변회로 채널 트렌치 및 상기 주변회로 게이트 전극 사이에 개재되어 상기 주변회로 채널 트렌치의 측벽들 및 바닥을 덮는 콘포말한 주변회로 게이트 절연막을 더 포함하는 반도체소자.
- 셀 영역 및 상기 셀 영역을 둘러싸는 주변회로 영역을 갖는 반도체기판을 준비하고,상기 반도체기판의 소정영역에 소자분리막을 형성하여 상기 셀 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변회로 활성영역을 한정하고,상기 셀 활성영역의 일부분 및 상기 주변회로 활성영역의 일부분을 식각하여 상기 셀 활성영역 및 상기 주변회로 활성영역을 각각 가로지르는 셀 채널 트렌치 및 주변회로 채널 트렌치를 형성하고,상기 셀 채널 트렌치를 채우는 셀 게이트 전극 및 상기 주변회로 채널 트렌치를 채우는 주변회로 게이트 전극을 형성하는 것을 포함하는 반도체소자 제조방법.
- 제 4 항에 있어서,상기 셀 채널 트렌치 및 상기 셀 게이트 전극 사이에 상기 셀 채널 트렌치의 측벽들 및 바닥을 덮는 콘포말한 셀 게이트 절연막을 형성하는 것을 더 포함하는 반도체소자 제조방법.
- 제 4 항에 있어서,상기 주변회로 채널 트렌치 및 상기 주변회로 게이트 전극 사이에 상기 주변회로 채널 트렌치의 측벽들 및 바닥을 덮는 콘포말한 주변회로 게이트 절연막을 형성하는 것을 더 포함하는 반도체소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030093446A KR20050061221A (ko) | 2003-12-18 | 2003-12-18 | 리세스된 게이트들을 갖는 반도체소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030093446A KR20050061221A (ko) | 2003-12-18 | 2003-12-18 | 리세스된 게이트들을 갖는 반도체소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050061221A true KR20050061221A (ko) | 2005-06-22 |
Family
ID=37253826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030093446A KR20050061221A (ko) | 2003-12-18 | 2003-12-18 | 리세스된 게이트들을 갖는 반도체소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050061221A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567073B1 (ko) * | 2004-12-29 | 2006-04-04 | 주식회사 하이닉스반도체 | 피모스펫 제조방법 |
| KR101068302B1 (ko) * | 2010-07-06 | 2011-09-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성 방법 |
| US9240415B2 (en) | 2013-07-05 | 2016-01-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of forming the same |
| US9337199B2 (en) | 2013-05-02 | 2016-05-10 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
-
2003
- 2003-12-18 KR KR1020030093446A patent/KR20050061221A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567073B1 (ko) * | 2004-12-29 | 2006-04-04 | 주식회사 하이닉스반도체 | 피모스펫 제조방법 |
| KR101068302B1 (ko) * | 2010-07-06 | 2011-09-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성 방법 |
| US8492833B2 (en) | 2010-07-06 | 2013-07-23 | Hynix Semiconductor Inc. | Semiconductor device having a buried gate |
| US9337199B2 (en) | 2013-05-02 | 2016-05-10 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9240415B2 (en) | 2013-07-05 | 2016-01-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of forming the same |
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