KR100704475B1 - 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 듀얼 폴리 게이트 구조에서 리세스 내부의 폴리실리콘을 N형으로 변화 시킬수 없는 문제를 해결하기 위한 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 셀영역과 주변영역이 정의된 반도체 기판에 상기 주변영역의 상부를 덮으면서 상기 셀영역의 리세스 예정지역을 오픈시키는 제1도전형 폴리실리콘막을 형성하는 단계, 상기 제1도전형 폴리실리콘막을 식각마스크로 상기 셀영역의 반도체 기판을 소정식각하여 리세스를 형성하는 단계, 상기 셀영역의 리세스를 포함한 전면에 제2도전형 폴리실리콘막을 형성하는 단계, 상기 주변영역에서 제1도전형 폴리실리콘막 상에 형성된 제2도전형 폴리실리콘막을 제거하는 단계, 상기 제1도전형 및 제2도전형 폴리실리콘막을 각각 패터닝하여 게이트패턴을 형성하는 단계를 포함하고, 상기한 본 발명은 리세스 게이트구조를 사용하여 소자의 리프레시특성을 향상시키고, 도핑되어 있는 폴리실리콘을 사용한 듀얼 폴리 게이트구조를 형성하여 소자의 속도 향상 및 저전력 동작을 이룰 수 있어, 미세한 패턴 크기의 소자에서 고품질의 소자 제조가 가능한 효과가 있다.
듀얼폴리, 리세스, PMOS, NMOS

Description

듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE WITH DUAL POLY RECESS GATE}
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 희생산화막
13 : P형 폴리실리콘막 14 : 감광막
15 : 리세스 16 : N형 폴리실리콘막
17 : 감광막 18 : 게이트전극
19 : 게이트하드마스크
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스 게이트 공정이 실시되고 있다.
또한, 소자특성 향상을 위한 게이트형성 방법으로 PMOS게이트와 NMOS게이트 형성시 동일 폴리실리콘을 사용하지 않고 PMOS는 P형 폴리실리콘, NMOS는 N형폴리실리콘을 사용하여 소자의 동작 속도와 저전력 동작을 구현하는 듀얼 폴리 게이트(Dual Poly Gate;DPG)방법이 도입되고 있다.
특히, 패턴 크기가 작은 소자에서 상기의 소자 특성을 갖도록 하기 위해서는 셀영역의 리세스 게이트 구조에서의 듀얼 폴리 게이트 구조가 동시에 사용되어야 한다. 듀얼 폴리 게이트는 웨이퍼 전면에 도핑되지 않은 폴리실리콘(un-doped Poly Silicon)을 증착한 후, N+, P+ 감광막을 사용하여 N+영역에는 인산(Phosphorous)과 같은 N형 이온주입 공정을, P+영역에는 보론(Boron)과 같은 P형 이온주입 공정을 선택적으로 행하여 N형 폴리실리콘과 P형 폴리실리콘을 형성하는 것이다.
듀얼 폴리 게이트와 리세스 게이트가 함께 적용되는 구조에서는 셀영역 역시 도핑되지 않은 폴리실리콘에 N형 이온주입공정을 실시해야 하는데, 'Ｕ'자형의 리 세스 게이트 내부는 폴리실리콘의 두께가 두꺼워지므로 리세스 게이트 내부 폴리실리콘까지 N형 이온주입을 할 경우에 활성영역 기판의 채널 대미지(Active sub Channel Damage)가 발생하므로 듀얼 폴리 게이트 구조에서는 리세스 내부 폴리실리콘을 N형으로 변화 시킬수 없는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 듀얼 폴리 게이트 구조에서 리세스 내부의 폴리실리콘을 N형으로 변화 시킬수 없는 문제를 해결하기 위한 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법은 셀영역과 주변영역이 정의된 반도체 기판에 상기 주변영역의 상부를 덮으면서 상기 셀영역의 리세스 예정지역을 오픈시키는 제1도전형 폴리실리콘막을 형성하는 단계, 상기 제1도전형 폴리실리콘막을 식각마스크로 상기 셀영역의 반도체 기판을 소정식각하여 리세스를 형성하는 단계, 상기 셀영역의 리세스를 포함한 전면에 제2도전형 폴리실리콘막을 형성하는 단계, 상기 주변영역에서 제1도전형 폴리실리콘막 상에 형성된 제2도전형 폴리실리콘막을 제거하는 단계, 상기 제1도전형 및 제2도전형 폴리실리콘막을 각각 패터닝하여 게이트패턴을 형성하는 단 계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시에를 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀영역(100), 주변영역의 NMOS(200) 및 PMOS(300)가 정의된 반도체 기판(11) 상에 희생산화막(12)을 형성한다.
이어서, 희생산화막(12) 상에 P형 폴리실리콘막(13, 13a)을 형성한다. 여기서, P형 폴리실리콘막(13, 13a)은 셀영역(100)에서 후속 리세스 식각을 위한 하드마스크로 사용되고, 주변영역의 PMOS(300)에서 후속 게이트 전극으로 사용하기 위한 것이다.
이하, 셀영역(100) 및 주변영역의 NMOS(200)가 정의된 반도체 기판(11) 상에 형성된 P형 폴리실리콘막을 'P형 폴리실리콘막(13)', 주변영역의 PMOS(300)가 정의된 반도체 기판(11) 상에 형성된 P형 폴리실리콘막을 'P형 폴리실리콘막(13a)'라고 한다.
이어서, 도시되지는 않았지만 P형 폴리실리콘막(13, 13a) 상에 감광막을 형성하고, 노광 및 현상으로 셀영역(100)의 리세스 예정지역을 오픈시키고, 감광막을 식각마스크로 셀영역(100)의 P형 폴리실리콘막(13)을 식각한다. 여기서, 셀영역 (100)의 P형 폴리실리콘막(13)은 Cl2, HBr 또는 BCl3 중에서 선택된 어느 하나 또는 두가지 이상의 혼합가스를 메인가스로 하고 O2 또는 N2를 첨가하여 하부 희생산화막(12)과의 선택비를 증가하여 식각한다.
셀영역(100)의 P형 폴리실리콘막(13)의 식각이 완료되는 시점에서 감광막은 모두 소실된다.
이어서, P형 폴리실리콘막(13a) 상에 감광막(14)을 형성한다. 이는, 후속 셀영역(100)에 리세스 형성시 P형 폴리실리콘막(13a)이 손실되는 것을 방지하기 위한 것이다.
도 1b에 도시된 바와 같이, 셀영역(100)의 P형 폴리실리콘막(13)을 식각마스크로 반도체 기판(11)을 소정 식각하여 셀영역(100)에 리세스(15)를 형성한다.
여기서, 리세스(15)는 ICP, DPS, ECR 또는 MERIE 타입의 장비에서 Cl2, HBr, Ar 및 O2가스를 혼합하여 식각하되, Cl2, HBr 및 Ar은 각각 10sccm∼100sccm의 유량, O2는 1sccm∼20sccm의 유량으로 하고, 50Ｗ∼400Ｗ의 바텀파워, 5mT∼50mT의 압력으로 실시한다.
리세스(15)가 형성되는 시점에서, 셀영역(100) 및 주변영역의 NMOS(200) 상에 형성된 P형 폴리실리콘막(13)은 모두 소실되고, 동시에 주변영역의 PMOS(300) 상에 형성된 감광막(14)이 식각되면서 하부 P형 폴리실리콘막(13a)은 소실되지 않는다.
이어서, 리세스(15)의 탑부분을 라운딩 시키고, 리세스(15) 바닥부의 첨점(Horn)을 감소시키면서, 리세스(15) 형성시 반도체 기판(11)의 플라즈마 데미지(Damage)를 완화시키기 위해 CF와 O2로 LET(Light Etch Treatment)를 실시한다.
도 1c에 도시된 바와 같이, 리세스(15) 형성 후 반도체 기판(11)에 잔류하는 희생산화막(12)을 습식식각으로 제거한다. 이는, 리세스(15) 형성 후 반도체 기판(11)에 잔류하는 희생산화막(12)이 위치별 두께차이로 인해 신뢰성이 나쁜것을 보상하기 위한 것이다.
이어서, 희생산화막(12a)을 다시 형성한다. 여기서, 희생산화막(12a)은 후속 리세스 공정시 게이트절연막으로 형성하기 위한 것으로, 이하 희생산화막(12a)을 '게이트절연막(12a)'이라고 한다.
이어서, 리세스(15)를 포함한 전면에 N형 폴리실리콘막(16, 16a)를 형성한다. 특히, 셀영역(100)과 주변영역의 NMOS(200)의 게이트절연막(12a) 상에 형성된 N형 폴리실리콘막(16a)은 후속 게이트배선막으로 사용하기 위한 것이다. 이때, 셀영역(100)의 N형 폴리실리콘막(16a)은 리세스(15)로 인해 첨점(Ｈ)이 발생한다.
이어서, 셀영역(100)과 주변영역의 NMOS(200)의 N형 폴리실리콘막(16a) 상에 감광막(17)을 형성한다. 이는, 주변영역의 PMOS(300)에 형성된 N형 폴리실리콘막(16)은 제거하고, 셀영역(100)과 주변영역의 NMOS(200)에만 게이트배선막으로 사용할 수 있도록 잔류시키기 위한 것이다.
도 1d에 도시된 바와 같이, 셀영역(100)의 N형 폴리실리콘막(16a)의 첨점( Ｈ)제거를 위해 소정의 화학적기계적연마(Chemical Mechanical Polishing;CMP)를 실시한다.
이는, 게이트 패턴 형성이 원활하도록 하기 위한 것으로, 셀영역(100)의 N형 폴리실리콘막(16a)의 화학적기계적연마와 동시에 주변영역의 N형 폴리실리콘막(16a) 및 P형 폴리실리콘막(13a)도 화학적기계적연마로 인해 연마량 만큼 두께가 낮아진다.
이로 인해, 셀영역(100) 및 주변영역의 NMOS(200)는 N형 폴리실리콘막(16a)을, 주변영역의 PMOS(300)는 P형 폴리실리콘막(13a)을 형성하여 듀얼 폴리 리세스 게이트(Dual Poly Recess Gate)를 형성하였다.
도 1e에 도시된 바와 같이, N형 폴리실리콘막(16a) 및 P형 폴리실리콘막(13a) 상에 게이트전극(18)과 게이트하드마스크(19)를 순차로 적층하고, 패터닝하여 게이트패턴을 형성한다. 여기서, 게이트전극(18)은 Ｗ, ＷSix, CoxSix 또는 TixSix 중에서 선택된 어느 하나로 형성할 수 있다.
이를 위해, 먼저 게이트하드마스크(19) 및 게이트전극(18)을 식각하되, ICP, DPS 또는 ECR과 같은 고밀도플라즈마 식각장치에서 BCl3, CxFx, NFx, SFx 및 Cl2 로 구성된 그룹 중에서 선택된 어느 하나 또는 두가지 이상의 가스를 혼합한 혼합가스를 메인가스로 실시하고, BCl3, CxFx, NFx 및 SFx는 각각 10sccm∼50sccm의 유량, Cl2는 50sccm∼200sccm의 유량으로 실시한다.
특히, ICP 또는 DPS타입의 장비에서 실시할때는 500Ｗ∼2000Ｗ의 소스파워로 실시하고, O2, N2, Ar 및 He 로 구성된 그룹 중에서 선택된 어느 하나 또는 두가지 이상의 가스를 혼합한 혼합가스를 첨가하여 실시하되, O2는 1sccm∼20sccm, N2는 1sccm∼100sccm, Ar은 50sccm∼200sccm, He는 50sccm∼200sccm의 유량으로 실시한다. 또한, ECR타입의 장비에서 실시할때는 1000Ｗ∼3000Ｗ의 마이크로웨이브파워로 실시하고, O2, N2, Ar 및 He 로 구성된 그룹 중에서 선택된 어느 하나 또는 두가지 이상의 가스를 혼합한 혼합가스를 첨가하여 실시하되, O2는 1sccm∼20sccm, N2는 1sccm∼100sccm, Ar은 50sccm∼200sccm, He는 50sccm∼200sccm의 유량으로 실시한다.
이어서, 게이트배선막으로 사용하기 위해 N형 폴리실리콘막(16a) 및 P형 폴리실리콘막(13a)을 식각한다. 이를 위해, ICP, DPS 또는 ECR 중에서 선택된 어느 하나의 고밀도 플라즈마 식각장치에서 HBr과 산소가 혼합된 플라즈마를 사용하여 실시하되, ICP 또는 DPS의 경우 소스파워를 500Ｗ∼2000Ｗ로 하고, HBr을 50sccm∼200sccm, O2를 2sccm∼20sccm의 유량으로 플로우하여 실시한다. 또한, ECR의 경우 마이크로웨이브파워를 1000Ｗ∼3000Ｗ로 하고, HBr을 50sccm∼200sccm, O2를 2sccm∼20sccm의 유량으로 플로우하여 실시한다.
이어서, 과도식각을 실시한다. 이를 위해, Cl2/N2의 플라즈마 또는 Cl2/N2에 O2 또는 He를 첨가한 플라즈마로 실시하되, Cl2는 20sccm∼150sccm, N2는 10sccm∼100sccm의 유량으로 실시한다. 이는,폴리실리콘막(16a, 13a) 하부의 게이트절연막 (12a)이 드러나도 손상을 입지 않도록 하기 위한 것으로, 게이트절연막(12a)과의 고선택비를 갖도록 하기 위한 것이다.
상기한 본 발명은, 도핑된 폴리실리콘막을 하드마스크 및 게이트배선으로 사용하여, 리세스의 깊이로 인해 도핑되지 않은 폴리실리콘을 형성한 후 이온주입하기가 어려운 문제를 해결하는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법은 리세스 게이트구조를 사용하여 소자의 리프레시특성을 향상시키고, 도핑되어 있는 폴리실리콘을 사용한 듀얼 폴리 게이트구조를 형성하여 소자의 속도 향상 및 저전력 동작을 이룰 수 있어, 미세한 패턴 크기의 소자에서 고품질의 소자 제조가 가능한 효과가 있다.

Claims (14)

  1. 셀영역과 주변영역이 정의된 반도체 기판에 상기 주변영역의 상부를 덮으면서 상기 셀영역의 리세스 예정지역을 오픈시키는 제1도전형 폴리실리콘막을 형성하는 단계;
    상기 제1도전형 폴리실리콘막을 식각마스크로 상기 셀영역의 반도체 기판을 소정식각하여 리세스를 형성하는 단계;
    상기 셀영역의 리세스를 포함한 전면에 제2도전형 폴리실리콘막을 형성하는 단계;
    상기 주변영역에서 제1도전형 폴리실리콘막 상에 형성된 제2도전형 폴리실리콘막을 제거하는 단계; 및
    상기 제1도전형 및 제2도전형 폴리실리콘막을 각각 패터닝하여 게이트패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1도전형 폴리실리콘막을 형성하는 단계는,
    상기 셀영역과 주변영역이 정의된 반도체 기판 상에 희생산화막을 형성하는 단계;
    상기 희생산화막 상에 제1도전형 폴리실리콘막을 형성하는 단계;
    상기 제1도전형 폴리실리콘막 상에 감광막을 형성하는 단계;
    상기 감광막을 노광 및 현상으로 상기 주변영역의 상부를 덮으면서 상기 셀영역의 리세스 예정지역을 오픈시키는 단계; 및
    상기 감광막을 식각마스크로 상기 제1도전형 폴리실리콘막을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 제1도전형 폴리실리콘막을 식각하는 단계는,
    Cl2, HBr 또는 BCl3 중에서 선택된 어느 하나 또는 두가지 이상의 혼합가스를 메인가스로 하되, O2 또는 N2를 첨가하여 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 리세스를 형성하는 단계는,
    ICP, DPS, ECR 또는 MERIE타입의 장비에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 리세스를 형성하는 단계는,
    Cl2, HBr, O2 및 Ar가스의 혼합가스로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 혼합가스는,
    Cl2, HBr 및 Ar을 각각 10sccm∼100sccm의 유량, O2를 1sccm∼20sccm의 유량으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제4항에 있어서,
    상기 리세스를 형성하는 단계는,
    50Ｗ∼400Ｗ의 바텀파워, 5mT∼50mT의 압력으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제2항에 있어서,
    상기 제2도전형 폴리실리콘막을 형성하기 전에,
    리세스의 탑부분을 라운딩시키기 위한 후처리공정을 실시하는 단계;
    상기 희생산화막을 제거하는 단계; 및
    상기 반도체 기판 상에 희생산화막을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 후처리공정은 CF와 O2 플라즈마를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제8항에 있어서,
    상기 희생산화막을 제거하는 단계는 습식식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제1항에 있어서,
    상기 게이트패턴을 형성하기 전에,
    상기 셀영역의 제2도전형 폴리실리콘막의 균일도를 위해 소정두께 화학적기계적연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제1항에 있어서,
    상기 게이트패턴을 형성하는 단계는,
    상기 제1도전형 및 제2도전형 폴리실리콘막 상에 도전물질과 게이트하드마스크를 순차로 적층하는 단계; 및
    상기 게이트하드마스크, 도전물질 및 폴리실리콘막을 식각하여 게이트패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 도전물질은 Ｗ 또는 Ｗsix로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제1항에 있어서,
    상기 제1도전형은 P형 불순물이 도핑된 것이고, 상기 제2도전형은 N형 불순물이 도핑된 것을 특징으로 하는 반도체 소자의 제조방법.
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