KR100789629B1 - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 61
- 239000011229 interlayer Substances 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 229920003986 novolac Polymers 0.000 claims description 2
- 229920005989 resin Polymers 0.000 claims description 2
- 239000011347 resin Substances 0.000 claims description 2
- 239000011800 void material Substances 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 239000007789 gas Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Abstract
반도체 소자의 제조 방법은 반도체 기판에 제1 게이트 및 제2 게이트를 형성하는 단계, 상기 제1 및 제2 게이트들을 덮는 산화막, 질화막 및 추가 산화막을 순차적으로 형성하는 단계, 상기 추가 산화막 및 상기 질화막을 선택적으로 에치백 식각하여 제1 및 제2 게이트들의 측면과 대응하는 상기 산화막 상에 질화막 패턴 및 추가 산화막 패턴을 갖는 제1 및 제2 스페이서들을 각각 형성하는 단계, 상기 제1 및 제2 스페이서들을 이온주입마스크로 이용하여 상기 반도체 기판에 소오스/드레인을 형성하는 단계, 상기 제1 및 제2 스페이서들의 사이에서 노출된 상기 산화막의 식각을 방지하기 위해 상기 제1 및 제2 스페이서들 사이에 식각 저지 패턴을 형성하는 단계, 상기 추가 산화막 패턴을 상기 제1 및 제2 스페이서들로부터 제거하는 단계, 상기 식각 저지 패턴을 제거하는 단계 및 상기 제1 및 제2 스페이서들로부터 노출된 상기 산화막을 식각하는 단계를 포함한다.
Description
도 1은 반도체 기판에 게이트 절연막, 폴리실리콘을 형성한 것을 도시한 단면도이다.
도 2는 제1 게이트 및 제2 게이트를 도시한 단면도이다.
도 3은 도 2에 도시된 제1 및 제2 게이트들을 덮는 삼중 절연막을 형성하는 것을 도시한 단면도이다.
도 4는 도 3에 도시된 삼중 절연막을 에치 백 패터닝하여 게이트 스페이서를 형성한 것을 도시한 단면도이다.
도 5는 도 4에 도시된 노출된 산화막을 덮는 식각 저지 패턴을 도시한 단면도이다.
도 6은 도 5에 도시된 제1 및 제2 스페이서의 제1 및 제2 추가 산화막 패턴을 제거한 것을 도시한 단면도이다.
도 7은 도 6에 도시된 반도체 기판 상에 층간절연막 및 비트 라인을 도시한 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
최근 들어, 반도체 소자(semiconductor device)의 디자인 룰(design rule)이 작아짐에 따라 반도체 소자의 집적도(integration degree)가 크게 증가하고 있다.
반도체 소자의 디자인 룰이 작아짐에 따라 반도체 소자의 칩 사이즈 및 회로 선폭은 점차 작아지고 이로 인해 다양한 문제점이 발생하고 있는 실정이다.
문제점의 하나로는 디자인 룰이 작아짐에 따라 반도체 소자에 포함된 게이트 구조물(gate structure)의 좁아지는 간격을 들 수 있고, 이로 인해 게이트 구조물들 사이에 형성된 갭(gap)의 종횡비(aspect ration)가 증가되어 게이트 구조물을 덮는 층간 절연막(inter layer dielectric)을 형성하는 도중 게이트 구조물 사이에 보이드(void)가 빈번하게 발생되고 있다.
이와 같이 게이트 구조물들 사이에 보이드가 발생되는 문제점은 하나의 비트라인에 복수개의 메모리 셀이 병렬로 연결된 셀 어레이 영역을 갖는 노어형 플래쉬 메모리 소자에서 빈번하게 발생된다.
노어형 플래쉬 메모리 소자는 인접한 한 쌍의 게이트 구조물들 사이에 비트 라인이 배치되기 때문에 비트 라인이 형성되는 위치에 보이드가 빈번하게 발생된다.
본 발명의 하나의 목적은 게이트 구조물들 사이에 보이드 발생을 억제할 뿐만 아니라 비트 라인이 형성될 위치에 발생된 언더컷을 방지하는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 하나의 목적을 구현하기 위한 반도체 소자의 제조 방법은 반도체 기판에 제1 게이트 및 제2 게이트를 형성하는 단계, 상기 제1 및 제2 게이트들을 덮는 산화막, 질화막 및 추가 산화막을 순차적으로 형성하는 단계, 상기 추가 산화막 및 상기 질화막을 선택적으로 에치백 식각하여 제1 및 제2 게이트들의 측면과 대응하는 상기 산화막 상에 질화막 패턴 및 추가 산화막 패턴을 갖는 제1 및 제2 스페이서들을 각각 형성하는 단계, 상기 제1 및 제2 스페이서들을 이온주입마스크로 이용하여 상기 반도체 기판에 소오스/드레인을 형성하는 단계, 상기 제1 및 제2 스페이서들의 사이에서 노출된 상기 산화막의 식각을 방지하기 위해 상기 제1 및 제2 스페이서들 사이에 식각 저지 패턴을 형성하는 단계, 상기 추가 산화막 패턴을 상기 제1 및 제2 스페이서들로부터 제거하는 단계, 상기 식각 저지 패턴을 제거하는 단계 및 상기 제1 및 제2 스페이서들로부터 노출된 상기 산화막을 식각하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1 내지 도 7은 본 발명의 일실시예에 의한 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1은 반도체 기판에 게이트 절연막, 폴리실리콘을 형성한 것을 도시한 단 면도이다.
도 1을 참조하면, 반도체 기판(10)상에는 소자 분리 패턴(5)이 형성된다.
소자 분리 패턴(5)을 형성하기 위해서, 반도체 기판(10)에는 트랜치(3)가 형성되고, 트랜치(3) 내부에 산화물을 채워 넣어 소자 분리 패턴(5)이 형성된다.
소자 분리 패턴(5)이 형성된 후, 반도체 기판(10) 상에는 전면적에 걸쳐 게이트 절연막(20)이 형성된다. 본 실시예에서, 게이트 절연막(20)은 반도체 기판(10)을 산화시켜 형성될 수 있다.
게이트 절연막(20)이 형성된 후, 반도체 기판(10) 상에는 게이트 절연막(20)을 덮는 플로팅 폴리실리콘층(30)이 형성된다.
플로팅 폴리실리콘층(30)이 형성된 후, 플로팅 폴리실리콘층(30) 상에는 산화막-질화막-산화막으로 이루어진 ONO막(33)이 형성되고, ONO막(33) 상에는 콘트롤 폴리실리콘층(35)가 형성된다.
콘트롤 폴리실리콘층(35)이 형성된 후, 콘트롤 폴리실리콘층(35) 상에는 전면적에 걸쳐 포토레지스트 필름(미도시)이 배치되고, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 콘트롤 폴리실리콘층(35) 상에는 포토레지스트 패턴(40)이 배치된다.
도 2는 제1 게이트 및 제2 게이트를 도시한 단면도이다.
도 2를 참조하면, 도 1에 도시된 바와 같이 콘트롤 폴리실리콘층(35) 상에 포토레지스트 패턴(40)이 배치된 후, 콘트롤 폴리실리콘층(35), ONO막(33), 플로팅 폴리실리콘층(30) 및 게이트 절연막(20)은 포토레지스트 패턴(40)을 식각 마스크로 이용하여 패터닝 되어, 반도체 기판(10) 상에는 제1 게이트(32) 및 제2 게이트(37)가 형성된다.
이어서, 반도체 기판(10)에는 제1 게이트(35) 및 제2 게이트(37)를 이온주입 마스크로 이용하여 불순물이 저농도로 주입되어, 제1 게이트(32) 및 제2 게이트(37)의 주변에는 각각 저농도 소오스(2)가 형성되고, 제1 및 제2 게이트(32, 27)들의 가운데에는 저농도 공통 드레인(1)이 형성된다.
도 3은 도 2에 도시된 제1 및 제2 게이트들을 덮는 삼중 절연막을 형성하는 것을 도시한 단면도이다.
도 3을 참조하면, 반도체 기판(10)에 저농도 소오스(2)들 및 저농도 공통 드레인(1)이 형성된 후, 반도체 기판(10)에는 제1 게이트(32) 및 제2 게이트(37)를 덮는 삼중 절연막들이 형성된다.
구체적으로, 반도체 기판(10)에는 제1 게이트(32) 및 제2 게이트(37)와 접촉되는 산화막(50), 산화막(50) 상에 형성되는 질화막(60) 및 질화막(60)상에 형성되는 추가 산화막(70)이 순차적으로 증착된다.
본 실시예에서, 산화막(50)은 제1 두께를 갖고, 추가 산화막(70)은 제1 두께보다 두꺼운 제2 두께를 갖는다. 본 실시예에서, 산화막(50)의 제1 두께는 약 150Å 내지 약 300Å이고, 질화막(60)의 두께는 약 100Å 내지 약 300Å이고, 추가 산화막의 제2 두께는 약 500Å 내지 약 800Å이다. 본 실시예에서 산화막(50) 및 추가 산화막(70)은 TEOS막이다.
도 4는 도 3에 도시된 삼중 절연막을 에치 백 패터닝하여 게이트 스페이서를 형성한 것을 도시한 단면도이다.
도 4를 참조하면, 삼중 절연막인 산화막(50), 질화막(60) 및 추가 산화막(70) 중 질화막(60) 및 추가 산화막(70)은 에치백 식각 되고, 이 결과 제1 및 제2 게이트(32, 37)을 덮는 산화막(50)의 일부는 노출된다.
구체적으로, 추가 산화막(70) 및 질화막(60)을 식각 하여 산화막(50)을 노출하는 에치백 식각 공정은 산화막(50)을 제1 게이트(32) 및 제2 게이트(37) 상에 남기기 위해, 소스 가스로는 HBr 가스, Cl2 가스 및 산소 가스가 사용된다.
한편, 공정 조건으로 압력은 약 100mT 내지 약 130mT이고, 건식 식각을 위한 파워는 약 200W 내지 약 300W이고, Cl2 가스의 유량은 약 100sccm 내지 약 150sccm이고, HBr가스의 유량은 약 10sccm 내지 50sccm이고, 산소 가스의 유량은 약 5sccm 내지 약 10 sccm이고, 공정 진행 시간은 약 10초 내지 약 50초 일 수 있다.
상술한 공정 조건에 의하여 삼중 절연막을 에치 백 식각 함으로써 추가 산화막(70) 및 질화막(60)이 에치백 식각 되어 산화막(50) 중 제1 및 제2 게이트(32,37)들 상에는 제1 및 제2 스페이서(85,88)들이 형성되고, 산화막(50)은 에치백 식각되지 않는다.
본 실시예에서, 제1 스페이서(85)는 제1 질화막 패턴(81) 및 제1 추가 산화막 패턴(82)를 포함한다. 제2 스페이서(88)는 제2 질화막 패턴(86) 및 제2 추가 산화막 패턴(87)을 포함한다.
이어서, 제1 및 제2 스페이서(85,88)을 이온주입 마스크로 이용하여 반도체 기판(10)에는 고농도로 불순물들이 이온주입되어 반도체 기판(10)에는 고농도 소오 스(6) 및 고농도 공통 드레인(7)이 각각 형성된다.
도 5는 도 4에 도시된 노출된 산화막을 덮는 식각 저지 패턴을 도시한 단면도이다.
도 5를 참조하면, 반도체 기판(10)상에는 제1 및 제2 스페이서(85,88)들을 덮는 식각 저지막(90)이 형성된다. 본 실시예에서, 식각 저지막으로 사용될 수 있는 물질의 예로서는 노볼락 레진일 수 있다. 식각 저지막(90)은 반도체 기판(10)의 제1 및 제2 스페이서(85, 88)들을 덮을 정도의 높이로 형성된다.
식각 저지막(90)은 제1 및 제2 스페이서(85,88)에 의하여 보호받지 못하는 산화막(50)이 식각되는 것을 방지한다.
식각 저지막(90)이 형서왼 후, 식각 저지막(90)은 에치 백 식각되어, 반도체 기판(10) 상에는 식각 저지 패턴(95)이 형성된다. 본 실시예에서, 식각 저지 패턴(95)은 제1 및 제2 스페이서(85, 88)의 높이의 절반 정도의 두께를 갖는다.
도 6은 도 5에 도시된 제1 및 제2 스페이서의 제1 및 제2 추가 산화막 패턴을 제거한 것을 도시한 단면도이다.
도 6을 참조하면, 고농도 소오스(6) 및 고농도 공통 드레인(7)을 형성하고, 식각 저지 패턴(95)이 형성된 후, 도 5에 도시된 제1 및 제2 스페이서(85, 88)들의 제1 추가 산화막(82) 및 제2 추가 산화막(87)은 제거된다. 이때, 제1 추가 산화막(82) 및 제2 추가 산화막(87)은 BHF 용액에 의하여 습식 식각되어 제거된다.
본 실시예에서, 제1 추가 산화막(82) 및 제2 추가 산화막(87)을 습식 식각 방식으로 제거하는 것은 게이트 구조물들 사이의 간격을 넓혀 후속 공정인 PMD 갭 필(gap fill) 공정에서 게이트 구조물들 사이에서 보이드가 발생 되는 것을 방지하기 때문이며, 식각 저지 패턴(95)은 보이드를 발생시키지 않기 위해 제1 추가 산화막(82) 및 제2 추가 산화막(87)을 제거하는 도중 노출된 산화막(50)이 손상되어 언더컷이 발생 되는 것을 방지한다.
이후, 반도체 기판(10) 상에 남겨진 식각 저지 패턴(95)은 습식 식각 방식으로 제거된다.
식각 저지 패턴(95)이 제거된 후, 반도체 기판(10) 중 제1 및 제2 스페이서(81, 86)에 의하여 덮이지 않는 부분은 모두 제거되어, 고농도 소오스(6)들, 고농도 공통 드레인(7) 및 제1 및 제2 게이트(32)는 노출된다.
이후, 고농도 소오스(6)들, 고농도 공통 드레인(7) 및 제1 및 제2 게이트(32)에는 각각 살리사이드(미도시)가 형성될 수 있다.
도 7은 도 6에 도시된 반도체 기판 상에 층간절연막 및 비트 라인을 도시한 단면도이다.
도 7을 참조하면, 노출된 산화막(50)이 제거 및 살리사이드가 형성된 후, 반도체 기판(10)상에는 층간 절연막(100)이 형성된다. 층간 절연막(100)이 형성된 후, 층간 절연막(100) 중 공통 고농도 드레인(7)과 대응하는 곳에는 콘택홀(105)이 형성되고, 콘택홀(105)에는 비트 라인(110)이 형성되어 반도체 소자가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 좁은 간격을 갖는 한 쌍의 게이트 구조물들 사이에 보이드가 발생되는 것을 방지하는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 반도체 기판에 제1 게이트 및 제2 게이트를 형성하는 단계;상기 제1 및 제2 게이트들을 덮는 산화막, 질화막 및 추가 산화막을 순차적으로 형성하는 단계;상기 추가 산화막 및 상기 질화막을 선택적으로 에치백 식각하여 제1 및 제2 게이트들의 측면과 대응하는 상기 산화막 상에 질화막 패턴 및 추가 산화막 패턴을 갖는 제1 및 제2 스페이서들을 각각 형성하는 단계;상기 제1 및 제2 스페이서들을 이온주입마스크로 이용하여 상기 반도체 기판에 소오스/드레인을 형성하는 단계;상기 제1 및 제2 스페이서들의 사이에서 노출된 상기 산화막의 식각을 방지하기 위해 상기 제1 및 제2 스페이서들 사이에 식각 저지 패턴을 형성하는 단계;상기 추가 산화막 패턴을 상기 제1 및 제2 스페이서들로부터 제거하는 단계;상기 식각 저지 패턴을 제거하는 단계; 및상기 제1 및 제2 스페이서들로부터 노출된 상기 산화막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 식각 저지 패턴을 형성하는 단계는상기 제1 및 제2 스페이서들을 덮는 식각 저지막을 형성하는 단계; 및상기 식각 저지막을 에치백 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 식각 저지 패턴은 상기 산화막을 덮고 상기 제1 및 제2 스페이서들의 높이보다 낮은 높이를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 식각 저지막은 노볼락 레진을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 산화막 및 추가 산화막은 TEOS막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 산화막은 제1 두께를 갖고 상기 추가 산화막은 상기 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 추가 산화막을 제거하는 단계에서, 상기 추가 산화막은 BHF 용액에 의하여 습식 식각 되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 산화막을 식각하는 단계 이후, 상기 제1 및 제2 스페이서들 사이에는 PMD 물질로 이루어진 층간절연막이 채워지는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060135602A KR100789629B1 (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자의 제조 방법 |
| US11/876,069 US7732283B2 (en) | 2006-12-27 | 2007-10-22 | Fabricating method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060135602A KR100789629B1 (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100789629B1 true KR100789629B1 (ko) | 2007-12-27 |
Family
ID=39148230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060135602A KR100789629B1 (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7732283B2 (ko) |
| KR (1) | KR100789629B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112447583A (zh) * | 2019-08-29 | 2021-03-05 | 南亚科技股份有限公司 | 制造半导体结构的方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100800675B1 (ko) * | 2006-12-21 | 2008-02-01 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리 소자의 제조 방법 |
| KR101561058B1 (ko) * | 2009-01-30 | 2015-10-16 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR101815527B1 (ko) * | 2010-10-07 | 2018-01-05 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010026194A (ko) * | 1999-09-03 | 2001-04-06 | 윤종용 | 랜딩 패드 형성 방법 |
| KR20010039151A (ko) * | 1999-10-29 | 2001-05-15 | 박종섭 | 반도체 소자의 금속배선 형성 방법 |
| KR20050002386A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR20050011870A (ko) * | 2003-07-24 | 2005-01-31 | 주식회사 하이닉스반도체 | 반도체 소자의 층간 절연막 형성 방법 |
| KR20050043317A (ko) * | 2003-11-06 | 2005-05-11 | 동부아남반도체 주식회사 | 반도체 소자의 층간 절연막 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW402791B (en) * | 1998-12-14 | 2000-08-21 | United Microelectronics Corp | Manufacture method of the metal-oxide semiconductor transistor |
| US6265274B1 (en) * | 1999-11-01 | 2001-07-24 | United Microelectronics Corp. | Method of a metal oxide semiconductor on a semiconductor wafer |
| US6346468B1 (en) * | 2000-02-11 | 2002-02-12 | Chartered Semiconductor Manufacturing Ltd. | Method for forming an L-shaped spacer using a disposable polysilicon spacer |
| DE10339989B4 (de) * | 2003-08-29 | 2008-04-17 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines konformen Abstandselements benachbart zu einer Gateelektrodenstruktur |
| US7217626B2 (en) * | 2004-07-26 | 2007-05-15 | Texas Instruments Incorporated | Transistor fabrication methods using dual sidewall spacers |
-
2006
- 2006-12-27 KR KR1020060135602A patent/KR100789629B1/ko active IP Right Grant
-
2007
- 2007-10-22 US US11/876,069 patent/US7732283B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010026194A (ko) * | 1999-09-03 | 2001-04-06 | 윤종용 | 랜딩 패드 형성 방법 |
| KR20010039151A (ko) * | 1999-10-29 | 2001-05-15 | 박종섭 | 반도체 소자의 금속배선 형성 방법 |
| KR20050002386A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR20050011870A (ko) * | 2003-07-24 | 2005-01-31 | 주식회사 하이닉스반도체 | 반도체 소자의 층간 절연막 형성 방법 |
| KR20050043317A (ko) * | 2003-11-06 | 2005-05-11 | 동부아남반도체 주식회사 | 반도체 소자의 층간 절연막 제조 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112447583A (zh) * | 2019-08-29 | 2021-03-05 | 南亚科技股份有限公司 | 制造半导体结构的方法 |
| CN112447583B (zh) * | 2019-08-29 | 2024-03-15 | 南亚科技股份有限公司 | 制造半导体结构的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080160691A1 (en) | 2008-07-03 |
| US7732283B2 (en) | 2010-06-08 |
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| FPAY | Annual fee payment |
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