CN112447583A - 制造半导体结构的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 36
- 125000006850 spacer group Chemical group 0.000 claims abstract description 185
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000002243 precursor Substances 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 239000003795 chemical substances by application Substances 0.000 description 7
- 108010025037 T140 peptide Proteins 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
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- Physics & Mathematics (AREA)
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- General Chemical & Material Sciences (AREA)
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Abstract
本发明公开了一种制造半导体结构的方法,包括在基板上形成前驱结构。前驱结构依序在基板上包括第一导电结构、第一间隔物层和间隔氧化物层。间隔氧化物层暴露第一间隔物层的顶表面。随后使间隔氧化物层凹陷。形成第二间隔物层以覆盖间隔氧化物层和第一间隔物层。随后蚀刻第二间隔物层的一部分和间隔氧化物层的一部分以暴露第一间隔物层的横向部分。蚀刻剩余的间隔氧化物层以在第一间隔物层与第二间隔物层之间形成气隙。在第一间隔物层的横向部分上形成第三间隔物层以密封气隙。本发明的半导体结构可以减小相邻的导电结构之间的寄生电容。
Description
技术领域
本发明是关于一种制造半导体结构的方法。更特定言之,本发明是关于一种制造具有气隙的半导体结构的方法。
背景技术
由于两个相邻的导电结构彼此靠近,因此它们之间存在寄生电容。例如,在动态随机存取存储器(DRAM)中,比特线容易与其他导电结构(诸如触点、金属线(例如,字线)和相关导体(例如DRAM电容器))具有寄生电容,此将使RC延迟更严重或使DRAM感测放大信号不足。
随着半导体元件的高度整合,导电结构之间的距离逐渐减小。因此,导电结构之间的寄生电容增加。因此,需要一种用于减小寄生电容的新颖方法。
发明内容
本发明的目的在于提供一种可以减小相邻的导电结构之间的寄生电容的制造半导体结构的方法。
根据本发明的一个目的提供了一种制造半导体结构的方法。此方法包括以下操作。在基板上形成前驱结构。前驱结构包括第一导电结构、第一间隔物层和间隔氧化物层。第一导电结构在基板上。第一间隔物层覆盖第一导电结构并且具有沿着基板延伸的横向部分。间隔氧化物层在第一间隔物层上并且暴露第一间隔物层的顶表面。使间隔氧化物层凹陷。形成第二间隔物层覆盖间隔氧化物层和第一间隔物层。蚀刻第二间隔物层的一部分和间隔氧化物层的一部分以暴露第一间隔物层的横向部分。蚀刻剩余的间隔氧化物层以在第一间隔物层与第二间隔物层之间形成气隙。在第一间隔物层的横向部分上形成第三间隔物层以密封气隙。
根据本发明的一些实施例,形成前驱结构包括以下操作:在第一导电结构上形成第一间隔物层;在第一间隔物层上形成间隔氧化物材料层;在间隔氧化物材料层上形成光阻层;以及执行平坦化工艺以暴露出第一间隔物层的顶表面。
根据本发明的一些实施例,第一间隔物层、第二间隔物层和第三间隔物层包括氮化物。
根据本发明的一些实施例,间隔氧化物层包括掺杂的氧化物。
根据本发明的一些实施例,间隔氧化物层具有比第一间隔物层和第二间隔物层高的蚀刻选择性。
根据本发明的一些实施例,间隔氧化物层的顶表面与第一间隔物层的顶表面齐平。
根据本发明的一些实施例,使间隔氧化物层凹陷包括蚀刻约1/10-2/3的间隔氧化物层。
根据本发明的一些实施例,蚀刻剩余的间隔氧化物层包括使用包含氢氟酸(HF)的蚀刻剂从剩余的间隔氧化物层的底部进行蚀刻。
根据本发明的一些实施例,气隙的厚度为约1-20nm。
根据本发明的一些实施例,半导体结构亦包括与第一导电结构相邻的第二导电结构,其中第二导电结构通过气隙与第一导电结构分开。
应当理解,前面的一般描述和下面的详细描述都是举例,并且旨在提供对所主张保护的本发明的进一步解释。
附图说明
当结合附图阅读时,从以下详细描述可以最好地理解本发明的各目的。应注意,根据行业中的标准实践,各种特征未按比例绘制。实际上,为了论述的清楚性,可以任意地增大或缩小各种特征的尺寸。
图1是图示根据本发明一些实施例的制造半导体结构的方法的流程图。
图2至图11是根据本发明一些实施例的半导体结构制造中的各个中间阶段的剖视图。
主要附图标记说明:
10-方法,12-操作,14-操作,16-操作,18-操作,20-操作,22-操作,101-前驱结构,110-基板,120-第一导电结构,122-导电层,124-硬掩模层,130-第一间隔物层,130a-横向部分,130b-竖直部分,140-间隔氧化物层,142-间隔氧化物层,146-剩余的间隔氧化物层,150-光阻层,152-光阻层,160-第二间隔物层,162-第二间隔物层,170-第三间隔物层,AG-气隙,R1-凹槽,S130-顶表面,S142-顶表面,S152-顶表面,T1-厚度,T2-厚度。
具体实施方式
为了使本发明的描述更加详细和完整,下面说明性地描述了本发明的实施目的和特定实施例;然而,此不是实施或利用本发明的特定实施例的唯一形式。以下揭示的实施例可以以有利的方式彼此组合或替换,并且其他实施例可以添加到一个实施例中,而无需进一步的记录或描述。在以下描述中,将详细描述许多特定细节,以使读者能够充分理解以下实施例。然而,可以在没有该等特定细节的情况下实践本发明的实施例。
尽管下面使用在所揭示的该方法中描述的一系列动作或步骤,但是所示的该等动作或步骤的顺序不应解释为限制本发明。例如,某些动作或步骤可以以不同的顺序和/或与其他步骤同时执行。此外,并非必须执行所有步骤以实现本发明的所描绘的实施例。此外,本文所述的每个操作或程序可含有几个子步骤或动作
图1是图示根据本发明一些实施例的制造半导体结构的方法的流程图。如图1所示,方法10包括操作12、操作14、操作16、操作18、操作20,以及操作22。图2至图11是根据本发明的一些实施例的方法10的各个阶段的剖视图。
请参考图1,在方法10的操作12中,在基板上形成前驱结构。图2至图6图示了根据本发明的实施例的实现操作12的详细步骤。
请参考图2,在基板110上形成第一导电结构120。在一些实施例中,基板110可以是半导体基板,诸如硅基板、硅锗基板、硅碳基板,III-V族化合物半导体基板等。在一些实施例中,基板110可包括一个或多个有源元件(未图示),诸如电晶体。
如图2所示,第一导电结构120可包括导电层122和堆叠在导电层122上的硬掩模层124。在一些实施例中,导电层122包含导电材料,诸如金属、金属合金、金属氮化物等。在一些实例中,导电层122可包含钨。在一些实施例中,硬掩模层124可包含氮化物。在一些实例中,硬掩模层124可以是氮化硅。可以通过适当的沉积和图案化工艺来形成导电结构120。
请参考图3,在第一导电结构120上形成第一间隔物层130。如图3所示,第一间隔物层130共形地形成在第一导电结构120上。第一间隔物层130包括横向部分130a和竖直部分130b。竖直部分130b形成在第一导电结构120的侧壁上。横向部分130a从竖直部分130b的底部沿着基板110延伸。在一些实施例中,第一间隔物层130可包含氮化物。在一些实例中,第一间隔物层130可包含但不限于氮化硅。
请参考图4,在第一间隔物层130上形成间隔氧化物层140。在一些实施例中,间隔氧化物材料层140可以通过任何合适的沉积方法形成。如图4所示,在第一间隔物层130上共形地形成间隔氧化物层140。在一些实施例中,间隔氧化物材料层140包含掺杂的氧化物。在一些实例中,间隔氧化物材料层140可以是掺杂有硼和磷中的至少一种的氧化物。例如,间隔氧化物材料层140可以是但不限于BP、BSG、PSG、BPSG等。在一些实施例中,间隔氧化物材料层140具有比第一间隔物层130更高的蚀刻选择性。在一些实施例中,间隔氧化物材料层140的厚度T140为约1-20nm。例如,厚度T140可以是2nm、3nm、4nm、5nm、10nm、12nm、15nm、18nm,或19nm。在后续操作中,移除间隔氧化物材料层140以形成气隙(如图10所示),使得间隔氧化物材料层140的厚度T140可以基本上等于气隙的厚度。因此,可以取决于期望的气隙厚度来选择间隔氧化物材料层140的厚度T140。
请参考图5,在间隔氧化物材料层140上形成光阻层150。光阻层150可以涂覆在整个间隔氧化物材料层140上并且覆盖整个间隔氧化物材料层140。
请参考图6,执行平坦化工艺以暴露出第一间隔物层130的顶表面S130。可以通过化学机械抛光(CMP)工艺或蚀刻工艺移除光阻层150的一部分和间隔氧化物材料层140的一部分。因此,第一间隔物层130的顶表面S130由间隔氧化物层142和光阻层152暴露出。
在平坦化工艺之后,形成前驱结构101。如图6所示,前驱结构101包括基板110、第一导电结构120、第一间隔物层130、间隔氧化物层142,以及光阻层152。第一导电结构120在基板110上。第一间隔物层130覆盖第一导电结构120,并且具有沿着基板110的顶表面延伸的横向部分130a。间隔氧化物层142在第一间隔物层130上并且暴露第一间隔物层130的顶表面S130。间隔氧化物层142的顶表面S142可以与第一间隔物层130的顶表面S130和光阻层152的顶表面S152齐平。
接下来,请参考图1和图7,在方法10的操作14中,使间隔氧化物层142凹陷。在一些实施例中,通过从顶表面S142选择性地蚀刻间隔氧化物层142来使间隔氧化物层142凹陷。如图7所示,凹槽R1围绕导电结构120,并且形成了凹陷的间隔氧化物层144。在一些实施例中,间隔氧化物层142可以被蚀刻掉约1/10-2/3。亦即,凹槽R1的高度可以是图6所示的间隔氧化物层142的高度的约1/10-2/3。
接下来,参考图1和图8,在方法10的操作16中,形成第二间隔物层160以覆盖凹陷的间隔氧化物层144和第一间隔物层130。在形成第二间隔物层160之前,剥离图7所示的光阻层152。在一些实施例中,第二间隔物层160包含氮化物。例如,第二间隔物层160可以是氮化硅。在一些实施例中,第二间隔物层160具有与凹陷的间隔氧化物层144不同的蚀刻选择性。如图8所示,第二间隔物层160共形地形成在凹陷的间隔氧化物层144和第一间隔物层130上。凹陷的间隔氧化物层144具有的顶表面低于第一间隔物层130的顶表面S130,使得凹陷的间隔氧化物层144上的第二间隔物层160的厚度T1比第一间隔物层130上的第二间隔物层160的厚度T2更厚。凹陷的间隔氧化物层144上的较厚第二间隔物层160可以在后续操作中保护形成自凹陷的间隔氧化物层144的气隙在随后的工艺中免受损坏及短路,上述随后的工艺例如为形成与第一导电结构120相邻的第二导电结构(未图示)。
接下来,参考图1和图9,在方法10的操作18中,蚀刻第二间隔物层160的一部分和凹陷的间隔氧化物层144的一部分以暴露第一间隔物层130的横向部分130a。具体地,蚀刻第二间隔物层160以形成第二间隔物层162,并且进一步蚀刻在第一间隔物层130的横向部分130a上延伸的凹陷的间隔氧化物层144的一部分以形成剩余的间隔氧化物层146,如图9所示。蚀刻工艺可以在第一间隔物层130的横向部分130a上停止。因此,第二间隔物层162形成在剩余的间隔氧化物层146上,并且暴露出剩余的间隔氧化物层146的底部。
接下来,参考图1和图10,在方法10的操作20中,蚀刻剩余的间隔氧化物层146以在第一间隔物层130与第二间隔物层162之间形成气隙AG。在一些实施例中,通过执行湿法蚀刻工艺来形成气隙。在一些实施例中,蚀刻剩余的间隔氧化物层146包括使用包含氢氟酸(HF)的蚀刻剂从剩余的间隔氧化物层146的底部进行蚀刻。因为剩余的间隔氧化物层146的蚀刻选择性不同于第一间隔物层130和第二间隔物层162,所以选择性地移除剩余的间隔氧化物层146以形成气隙AG。在一些实施例中,气隙AG的厚度为约1-20nm。特定地,气隙AG的厚度可以基本上等于图4所示的间隔氧化物层140的厚度T140。
接下来,参考图1和图11,在方法10的操作22中,在第一间隔物层130的横向部分130a上形成第三间隔物层170以密封气隙AG。在一些实施例中,第三隔离层170包含但不限于氮化物。在一些实例中,第一间隔物层130、第二间隔物层162和第三间隔物层170可包含相同的材料。应当理解的是,第三间隔物层170的形状不限于图11,第三间隔物层170可以形成为任何形状用以密封气隙AG。气隙AG可以使第一导电结构120和与其相邻的其他导电结构(未图示)分离并且电绝缘,使得可以减小其间的寄生电容。例如,第一导电结构120可以是DRAM的比特线,其他导电结构可以是触点、字线,或类似的导电结构。
根据本发明的实施例,提供了一种制造半导体结构的方法。本文揭示的方法形成气隙以使相邻的导电结构分离并电绝缘,以便可以减小相邻的导电结构之间的寄生电容。本发明的气隙通过在蚀刻选择性不同于间隔氧化物层的间隔层之间选择性地蚀刻间隔氧化物层而形成。此外,从间隔氧化物层的底部而不是其顶部蚀刻间隔氧化物层。与从牺牲层的顶部蚀刻牺牲层以形成气隙的现有方法相比,本发明的方法不需要形成另一封盖层来覆盖朝向上的开口。
尽管已经参考本发明的某些实施例相当详细地描述了本发明,但是其他实施例亦是可能的。因此,前述权利要求的精神和范畴不应限于在此包含的实施例的描述。
对于本领域的技术人员将显而易见的是,在不脱离本发明的范畴或精神的情况下,可以对本发明的结构进行各种修改和变型。鉴于前述内容,意图是本发明涵盖本发明的修改和变型,前提条件是它们落入前述的权利要求的范畴内。
Claims (10)
1.一种制造半导体结构的方法,其特征在于,包括:
在基板上形成前驱结构,其中所述前驱结构包括:
第一导电结构,位在所述基板上;
第一间隔物层,覆盖所述第一导电结构,其中所述第一间隔物层具有沿着所述基板延伸的横向部分;以及
间隔氧化物层,位在所述第一间隔物层上并暴露所述第一间隔物层的顶表面;
使所述间隔氧化物层凹陷;
形成第二间隔物层覆盖所述间隔氧化物层和所述第一间隔物层;
蚀刻所述第二间隔物层的一部分和所述间隔氧化物层的一部分,以暴露所述第一间隔物层的所述横向部分;
蚀刻剩余的所述间隔氧化物层,以在所述第一间隔物层与所述第二间隔物层之间形成气隙;以及
在所述第一间隔物层的所述横向部分上形成第三间隔物层以密封所述气隙。
2.如权利要求1所述的方法,其特征在于,形成所述前驱结构包括:
在所述第一导电结构上形成第一间隔物层;
在所述第一间隔物层上形成间隔氧化物材料层;
在所述间隔氧化物材料层上形成光阻层;以及
执行平坦化工艺以暴露所述第一间隔物层的所述顶表面。
3.如权利要求1所述的方法,其特征在于,所述第一间隔物层、所述第二间隔物层及所述第三间隔物层包含氮化物。
4.如权利要求1所述的方法,其特征在于,所述间隔氧化物层包含掺杂的氧化物。
5.如权利要求1所述的方法,其特征在于,所述间隔氧化物层具有比所述第一间隔物层和所述第二间隔物层高的蚀刻选择性。
6.如权利要求1所述的方法,其特征在于,所述间隔氧化物层的顶表面与所述第一间隔物层的所述顶表面齐平。
7.如权利要求1所述的方法,其特征在于,使所述间隔氧化物层凹陷包括蚀刻所述间隔氧化物层的1/10-2/3。
8.如权利要求1所述的方法,其特征在于,蚀刻剩余的所述间隔氧化物层包括使用包含氢氟酸的蚀刻剂从剩余的所述间隔氧化物层的底部进行蚀刻。
9.如权利要求1所述的方法,其特征在于,所述气隙的厚度为1-20nm。
10.如权利要求1所述的方法,其特征在于,还包括与所述第一导电结构相邻的第二导电结构,其中所述第二导电结构通过所述气隙与所述第一导电结构分开。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/556,174 US10825722B1 (en) | 2019-08-29 | 2019-08-29 | Method of manufacturing a semiconductor structure |
US16/556,174 | 2019-08-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112447583A true CN112447583A (zh) | 2021-03-05 |
CN112447583B CN112447583B (zh) | 2024-03-15 |
Family
ID=73019710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911043782.6A Active CN112447583B (zh) | 2019-08-29 | 2019-10-30 | 制造半导体结构的方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10825722B1 (zh) |
CN (1) | CN112447583B (zh) |
TW (1) | TWI741398B (zh) |
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- 2019-08-29 US US16/556,174 patent/US10825722B1/en active Active
- 2019-10-28 TW TW108138886A patent/TWI741398B/zh active
- 2019-10-30 CN CN201911043782.6A patent/CN112447583B/zh active Active
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---|---|
CN112447583B (zh) | 2024-03-15 |
US10825722B1 (en) | 2020-11-03 |
TW202109738A (zh) | 2021-03-01 |
TWI741398B (zh) | 2021-10-01 |
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---|---|---|---|
PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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