KR100395878B1 - 스페이서 형성 방법 - Google Patents
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Abstract
스페이서 형성 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 패턴을 형성한 후, 그 결과물 전면에 제 1 절연막, 제 2 절연막 및 제 3 절연막을 차례로 형성하는 단계를 포함한다. 이때, 제 2 및 제 3 절연막은 각각 제 1 압력 및 제 1 압력보다 높은 제 2 압력에서 동일한 물질막으로 형성하되, 바람직하게는 저압 화학기상증착 기술을 사용한 실리콘 질화막으로 형성한다. 제 1 절연막이 노출될 때까지 제 3 및 제 2 절연막을 차례로 이방성 식각하여 스페이서 및 제 2 절연막 패턴을 차례로 형성한다. 등방성 식각의 방법으로 스페이서를 선택적으로 제거함으로써, 제 2 절연막 패턴의 리세스를 최소화한다. 이후, 노출된 제 1 절연막을 식각하여 제 1 절연막 패턴을 형성한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 스페이서 형성 방법에 관한 것이다.
일반적으로, 반도체 장치는 반도체 기판 상에 형성된 게이트 패턴 및 상기 게이트 패턴 측면의 반도체기판에 형성된 소오스/드레인(source/drain)을 포함한다. 그런데, 반도체 장치가 고집적화됨에 따라, 상기 게이트 패턴은 미세화되고 이들 사이의 간격은 좁아지는 추세에 있다. 상기 게이트 패턴의 미세화에 따라, 상기 소오스/드레인이 가까워지는 쇼트 채널 효과(short channel effect)의 문제가 발생한다. 이러한 쇼트 채널 효과의 문제를 최소화하기 위해, 통상적으로 상기 게이트 패턴의 측벽에 스페이서(spacer)를 형성하는 방법을 사용한다. 하지만, 상기 스페이서는 상기 게이트 패턴 사이의 간격을 더욱 좁아지게 하며, 그 결과 게이트 패턴 사이를 매립하는 층간절연막 형성 공정을 어렵게한다. 이를 극복하기 위한 방법으로 ㄴ자형 스페이서를 형성하는 기술이 제안되었다.
도 1 내지 도 3은 종래 기술에 따른 ㄴ자형 스페이서 형성 방법 및 그에 따른 문제점을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 형성되어 활성영역을 한정하는 소자분리막 패턴(20)을 형성한다. 상기 소자분리막 패턴(20)을 포함하는 반도체기판 전면에 차례로 적층된 게이트 산화막 패턴(30) 및 게이트 도전막 패턴(40)을 형성한다. 상기 게이트 도전막 패턴(40)을 이온 주입 마스크로 사용한 이온주입 공정을 실시함으로써, 상기 반도체기판(10)에 저농도 불순물 영역(45)을 형성한다. 상기 저농도 불순물 영역(45)을 포함하는 반도체기판 전면에 차례로 적층된 제 1 절연막(50), 제 2 절연막(60) 및 제 3 절연막(70)을 형성한다. 이때, 상기 제 1 절연막(50)은 후속 소오스/드레인 형성을 위한 이온 주입 공정에서 이온 채널링(channeling)) 및 반도체기판의 결정 결함을 방지하는 버퍼층(buffer layer)으로 사용된다.
통상적으로, 상기 제 1, 제 2 및 제 3 절연막(50, 60, 70)은 각각 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성한다. 상기 절연막들(50, 60, 70)은 후속 식각 공정을 통해 스페이서를 형성하므로, 이들의 두께는 상기 소오스/드레인 사이의 간격을 결정하는 변수들이다. 따라서, 상기 절연막들이 두꺼울 경우 콘택이 형성될 활성영역의 면적이 좁아지는 문제가 발생하고, 얇을 경우에는 쇼트 채널 효과의 문제가 발생한다.
도 2를 참조하면, 상기 제 2 절연막(60)이 노출될 때까지 상기 제 3 절연막(70)을 이방성 식각함으로써, 상기 게이트 도전막 패턴(40) 측면에 스페이서(75)를 형성한다. 상기 제 2 절연막(60)은 상기 식각 공정에서 식각정지막의 역할을 한다. 이후, 상기 스페이서(75)를 식각 마스크로 사용하여 상기 제 1 절연막(50)이 노출될때까지 상기 노출된 제 2 절연막(60)을 식각함으로써, 제 2 절연막 패턴(65)을 형성한다.
그런데, 상기 제 2 절연막 패턴(65) 형성을 위한 식각 공정은 등방성 식각의 방법으로 실시하는 것이 바람직하다. 왜냐하면, 이방성 식각의 방법은 식각될 물질막의 두께가 얇을 경우, 그 종말점(EOP;end of point)을 결정하는 것이 어렵다는 문제를 갖기 때문이다. 상기 종말점은 식각 공정의 중단 시점을 판단하기 위한 공정 변수로서, 식각될 물질막과 그 하부 물질막이 화학적으로 다른 물질막인 경우 식각 공정에서 배출하는 가스의 조성이 다르다는 사실을 이용하여 결정된다. 한편, 상기 제 2 절연막(60)의 두께는 통상의 경우 대략 300Å의 두께를 갖는데, 이러한 두께는 상기 종말점을 정확하게 판단하기에는 얇은 두께이다. 반면, 상기 제 2 절연막(60)의 두께는 도 1에서 설명한 것처럼 후속 공정에 영향을 주는 공정 변수이므로, 임의로 증가시킬 수 없는 한계를 갖는다. 따라서, 상기 식각 공정은 이방성 식각의 방법으로 실시되는 것은 바람직하지 않고, 등방성 식각의 방법으로 실시되는 것이 바람직하다.
상기 제 2 절연막(60)을 등방성 식각의 방법으로 식각할 경우, 도시한 바와 같이, 상기 제 2 절연막 패턴(65)의 노출된 표면은 리세스된다. 그 결과, 상기 제 2 절연막 패턴(65)는 상기 스페이서(75)하부에 언더컷 영역(69)을 형성하는 동시에 상기 스페이서(75)보다 낮은 상부면을 갖는다.
그런데, 상기 스페이서(75) 측면에 상기 제 2 절연막(60)이 잔존할 경우, 잔존한 상기 제 2 절연막(60)은 후속 제 1 절연막(50) 식각 공정에서 식각저지막의 역할을 하며, 이는 후속 콘택 배선의 접촉 불량 문제를 유발하는 원인된다. 따라서, 상기 제 2 절연막(60) 식각 공정은 상기 제 1 절연막(50)이 완전히 노출될때까지 과도식각(overetch)의 방법으로 실시되는 것이 바람직하다.
앞서 설명한 것을 종합하면, 상기 제 2 절연막(60) 식각 공정은 등방성 식각의 방법을 사용한 과도식각의 방법으로 실시해야 한다. 하지만, 이러한 식각 방법은 상기 제 2 절연막 패턴(65)의 수평돌출부를 과도하게 식각하며, 그 결과, 후속 소오스/드레인 형성 이후 쇼트 채널 효과가 발생하는 원인이 된다.
도 3을 참조하면, 상기 스페이서(75)를 제거하는 식각 공정을 실시한다. 이에 따라, 상기 스페이서(75)와 동일하게 실리콘 산화막으로 형성된 상기 제 1 절연막(50) 역시 식각되어 제 1 절연막 패턴(55)을 형성한다. 그 결과, 상기 소자분리막 패턴(20), 상기 제 1 절연막 패턴(55) 주변의 반도체기판 및 상기 게이트 도전막 패턴(40)의 상부면들이 노출된다.
이후, 상기 제 2 절연막 패턴(65), 상기 제 1 절연막 패턴(55) 및 상기 게이트 도전막 패턴(40)을 이온 주입 마스크로 사용한 고농도 불순물 주입 공정을 실시하여, 상기 반도체기판(10)에 소오스/드레인(80)을 형성한다. 하지만, 상기 고농도 불순물 주입 공정은 상기 소오스/드레인(80) 상부의 상기 제 1 절연막(50)이 제거된 상태에서 실시된다. 그 결과, 이온 채널링 및 기판의 격자 결함이 발생하는 문제점이 나타난다. 이러한 문제점들은 상기 제 1 절연막(50)과 상기 제 3 절연막(70)이 식각 선택비가 없는 물질막이기 때문에 발생한다. 따라서, 상기 이온 채널링 및 기판의 격자 결함의 문제점들은 상기 제 2 절연막(60) 식각 공정을 이방성 식각의 방법으로 실시할 경우에도 발생한다.
본 발명이 이루고자 하는 기술적 과제는 제 2 절연막 패턴의 수평돌출부의 과도한 식각을 최소화함으로써, 쇼트 채널 현상을 예방할 수 있는 스페이서 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 이온 채널링 및 격자 결함의 문제를 최소화하기 위해, 소오스/드레인 형성 공정에서 버퍼층이 반도체기판을 덮는 스페이서 형성 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 따른 스페이서 형성 방법을 나타내는 공정 단면도들이다.
도 4는 질화막의 증착 압력과 식각 속도 사이의 관계를 나타내는 그래프이다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 스페이서 형성 방법을 나타내는 공정단면도들이다.
상기한 기술적 과제들을 달성하기 위하여, 본 발명은 화학적 조성은 동일하지만 서로 다른 식각 속도를 갖는 물질막을 이용하는 스페이서 형성 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 패턴을 형성한 후, 그 결과물 전면에 제 1 , 제 2 및 제 3 절연막을 차례로 형성하는 단계를 포함한다. 이때, 상기 제 2 및제 3 절연막은 각각 제 1 압력 및 상기 제 1 압력보다 높은 제 2 압력에서 형성된다. 상기 제 3 및 제 2 절연막을 차례로 이방성 식각하여 스페이서 및 제 2 절연막 패턴을 형성한다. 상기 제 2 절연막 패턴에 식각 선택비를 갖는 식각레서피로 상기 스페이서를 제거하여, 제 2 절연막 패턴을 노출시킨다. 이후 상기 제 1 절연막을 식각하여 제 1 절연막 패턴을 형성한다.
바람직하게는 상기 게이트 패턴을 형성하기 전에, 활성영역을 한정하는 소자분리막 패턴을 상기 반도체기판의 소정 영역에 형성한다. 상기 게이트 패턴을 형성한 후, 상기 게이트 패턴 측면의 반도체기판에 저농도 불순물 영역을 더 형성하는 것이 바람직하다. 또한 상기 스페이서를 제거한 후, 상기 게이트 패턴 측면의 반도체기판에 소오스/드레인을 더 형성하는 것이 바람직하다.
상기 제 1, 제 2 및 제 3 절연막은 콘포말한 두께로 형성하는 것이 바람직하다. 이때, 상기 제 1 절연막은 실리콘 산화막으로 형성하고, 상기 제 2 및 제 3 절연막은 동일한 물질막으로 형성하는 것이 바람직하다. 특히, 상기 제 2 및 제 3 절연막은 500 내지 700 ℃의 온도에서, 저압 화학기상증착 기술을 사용하여 형성한 실리콘 질화막인 것이 바람직하다. 또한, 상기 제 1 압력은 0.01 내지 1 Torr의 압력이고, 상기 제 2 압력은 3 내지 100 Torr의 압력인 것이 바람직하다.
상기 제 3 및 제 2 절연막을 차례로 이방성 식각하는 단계는 상기 제 1 절연막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 또한, 상기 스페이서를 제거하는 단계는 등방성 식각의 방법으로 실시하되, 상기 제 1 절연막에 대해 식각선택비를 갖는 식각 레서피로 식각하는 것이 바람직하다.상기 스페이서 제거를 위한 식각 레서피는 인산을 포함하는 식각액을 사용하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 4는 화학 기상 증착 방식을 통해 형성되는 질화막의 증착 압력 및 그에 따라 형성된 질화막의 식각 속도 사이의 관계를 나타내는 실험 그래프이다. 실험은 670℃의 공정 온도에서 이염화사일렌(SiH2Cl2) 가스 및 암모니아(NH3) 가스를 각각 30sccm 및 300sccm으로 주입하되, 0.3, 3, 5, 8 및 10 Torr의 각각 다른 증착 압력에서 형성한 실리콘 질화막들이 15% 농도의 인산 용액에서 식각되는 속도를 측정하였다.
도 4를 참조하면, 저압 화학기상증착 질화막의 식각 속도는 증착 압력에 비례하여 증가하였다. 즉, 인산을 사용한 식각 레시피의 경우, 0.3 Torr의 증착 압력에서 형성된 질화막의 식각 속도(40Å/min)에 비해, 10 Torr의 증착 압력에서 형성된 질화막의 식각 속도(165Å/min)가 4배 가량 빨랐다. 이러한 실험 결과들로부터, 질화막 형성 공정의 증착 압력을 조절함으로써, 식각 속도가 다른 즉, 식각 선택비를 갖는 질화막들을 형성할 수 있다는 결론을 얻을 수 있다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 스페이서 형성 방법을 나타내는 공정 단면도들이다.
도 5를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막 패턴(110)을 형성한다. 상기 소자분리막 패턴(110)은 상기 반도체기판(100)을 식각함으로써 형성되는 트렌치를 채우며, 바람직하게는 실리콘 산화막으로 형성한다. 또한, 상기 소자분리막 패턴(110)을 형성하기 전에, 상기 트렌치의 내벽을 덮는 열산화막 및 라이너를 더 형성하는 것이 바람직하다.
상기 소자분리막 패턴(110)을 포함하는 반도체기판 전면에 차례로 적층된 게이트 산화막 및 게이트 도전막을 형성한다. 상기 게이트 도전막 및 상기 게이트 산화막을 차례로 패터닝하여, 게이트 도전막 패턴(130) 및 게이트 산화막 패턴(120)으로 구성된 게이트 패턴(150)을 형성한다. 상기 게이트 패턴(150) 형성 공정은 이방성 식각의 방법으로 실시하되, 상기 게이트 산화막을 식각정지막으로 사용하는 것이 바람직하다.
상기 게이트 도전막 패턴(130)은 차례로 적층된 다결정 실리콘막 및 실리사이드막인 것이 바람직하다. 비휘발성 메모리 장치와 같은 경우, 상기 게이트 패턴(150)은 상기 게이트 도전막 패턴(130) 중간에 개재되는 게이트 층간절연막(도시하지 않음)을 더 포함할 수도 있다. 또한, 상기 게이트 패턴(150) 형성을 위한사진 공정에서 상기 게이트 도전막 패턴(130)에 의해 발생되는 난반사의 영향을 최소화하기 위하여, 상기 게이트 도전막 패턴(130) 상부에 반사방지막 패턴(도시하지 않음)을 더 형성하는 것이 바람직하다. 상기 반사방지막 패턴은 산화질화막(SiON)으로 형성하는 것이 바람직하며, 상기 게이트 패턴(150) 형성 공정 후 제거하는 것이 바람직하다.
도 6을 참조하면, 상기 게이트 패턴(150)을 이온 주입 마스크로 사용한 저농도 이온 주입 공정을 실시하여, 상기 게이트 패턴(150) 주변의 반도체기판(100)에 저농도 불순물 영역(170)을 형성한다. 바람직하게는 상기 저농도 이온 주입 공정을 실시하기 전에 게이트 산화 공정을 실시하여, 상기 게이트 도전막 패턴(130)의 측벽 및 상기 게이트 패턴(150) 주변의 반도체기판(100)에 각각 게이트 측벽 산화막(160) 및 버퍼 산화막(161)을 형성한다.
상기 게이트 산화 공정은 상기 게이트 패턴(150) 형성을 위한 이방성 식각 공정에서 발생하는 식각 손상을 치유하기 위한 공정이다. 하지만 이때 형성되는 상기 버퍼 산화막(161)은 상기 저농도 이온 주입 공정에서 상기 반도체기판의 격자 결함 및 이온 채널링 현상을 예방하기 위한 버퍼층의 역할로도 사용된다. 상기 버퍼층은 자연적으로 생성되는 자연산화막을 이용할 수도 있다.
도 7을 참조하면, 상기 저농도 불순물 영역(170)을 포함하는 반도체기판 전면에제 1 절연막(200), 제 2 절연막(210) 및 제 3 절연막(220)을 차례로 형성한다.
종래기술에서 설명한 것처럼, 상기 제 2 절연막(210)이 얇을 경우, 상기 제 2 절연막(210)을 이방성 식각하는 공정에서 종말점의 판단이 어려운 문제점이 있다. 이를 해결하기 위해, 상기 제 2 절연막(210) 및 상기 제 3 절연막(220)은 동일한 화학적 조성을 갖는 물질막으로 형성하는 것이 바람직하다. 왜냐하면, 상기 제 3 및 제 2 절연막(220, 210)을 동일한 화학적 조성을 갖는 물질막으로 형성할 경우, 그 두께의 합은 이방성 식각 공정에서 종말점을 판단하기에 충분한 두께를 갖는다. 이때, 상기 제 2 및 제 3 절연막(210, 220)은 500℃ 내지 700℃의 온도에서 저압 화학 기상 증착 방법을 사용하여 형성된 실리콘 질화막인 것이 바람직하다.
또한, 본 발명은 상기 제 3 절연막(220)이 상기 제 2 절연막(210)보다 빠른 식각 속도를 갖도록 함으로써, 후속 스페이서 제거 공정에서 상기 제 3 절연막(220)으로 형성되는 스페이서를 선택적으로 제거하는 것을 주된 기술적 사상으로 한다. 이러한 식각 속도의 차이를 위해, 도 4에서 설명한 실험 결과를 이용하여, 상기 제 2 및 제 3 절연막(210, 220)을 서로 다른 증착 압력에서 형성한다. 특히, 상기 제 3 절연막(220)이 상기 제 2 절연막(210)보다 빠른 식각 속도를 갖도록 하기 위해, 상기 제 2 및 제 3 절연막(210, 220)은 각각 제 1 압력 및 상기 제 1 압력보다 높은 제 2 압력에서 형성한 실리콘 질화막인 것이 바람직하다. 도 4를 참조할 때, 상기 제 2 압력이 상기 제 1 압력보다 높으면, 상기 제 3 절연막(220)이 상기 제 2 절연막(210)에 비해 식각 속도가 빠르다. 하지만, 유효한 식각선택비를 갖기 위해서, 상기 제 1 압력은 0.01 내지 1 Torr의 압력이고, 상기 제 2 압력은 3 내지 100 Torr의 압력인 것이 바람직하다. 이때, 상기 제 2 절연막(210)과 상기 제 3 절연막(220)은 인산을 포함하는 식각 에쳔트에 대해 4 정도의 식각선택비를 갖는다.
상기 제 1 절연막(200)은 후속 공정인 스페이서 형성을 위한 식각 공정 및 소오스/드레인 형성을 위한 이온 주입 공정에서 각각 식각정지막 및 버퍼층의 역할을 하는 물질막이다. 따라서, 상기 제 1 절연막(200)은 상기 제 2 절연막(210)에 대해 식각 선택비를 갖는 물질막, 바람직하게는 화학기상증착(CVD, chemical vapor deposion) 방식으로 형성되는 실리콘 산화막으로 형성한다. 이때, 상기 제 1, 제 2 및 제 3 절연막(200, 210, 220)은 상기 저농도 불순물 영역(170)이 형성된 반도체기판 전면을 콘포말하게 덮는것이 바람직하다.
도 8을 참조하면, 상기 제 3 절연막(220) 및 상기 제 2 절연막(210)을 차례로 식각하여, 상기 제 1 절연막(200)을 노출시킨다.
이때, 도 7에서 설명한 것처럼, 상기 제 2 및 제 3 절연막(210, 220)은 모두 화학적 조성이 동일한 물질막으로 형성하므로, 이방성 식각에서 종말점의 판단이 가능한 두께를 갖는다. 따라서, 상기 제 3 및 제 2 절연막(22, 210)을 차례로 식각하는 공정은 이방성 식각의 방법으로 실시하는 것이 바람직하다. 이에 따라, 상기 제 3 절연막(220)은 상기 게이트 패턴(150)의 측면, 더 자세하게는 상기 제 2 절연막(210)의 측벽에서 스페이서(225)를 형성한다. 또한, 상기 제 2 절연막(210)은 상기 게이트 패턴(150)을 덮는 상기 제 1 절연막(200)과 상기 스페이서(225) 사이에 개재되는 제 2 절연막 패턴(215)을 형성한다. 이때, 상기 제 2 절연막 패턴(215)은 상기 스페이서(225)의 하부면과 상기 반도체기판(100)의 상부면 사이에 수평 돌출부를 갖는 ㄴ자 형태가 된다.
상기 스페이서(225) 형성을 위한 식각 공정에서 상기 제 2 절연막(210)이 잔존할 경우, 잔존한 제 2 절연막은 그 하부의 상기 제 1 절연막(200) 식각 공정에서 식각저지막의 역할을 한다. 이 경우, 상기 스페이서(225) 측면의 반도체기판(100)이 제대로 노출되지 않음으로써, 후속 콘택 형성 공정에서 접촉 불량을 유발하는 문제점을 갖는다. 따라서, 상기 스페이서(225) 형성을 위한 식각 공정은 과도식각의 방법으로 실시하여 상기 스페이서(225) 측면의 상기 제 1 절연막(200)을 완전히 노출시키는 것이 바람직하다. 그 결과, 도시한 바와 같이, 상기 스페이서(225) 주변에 노출된 상기 제 1 절연막(200)의 상부면 일부가 리세스될 수 있다. 하지만, 상기 과도식각에 의해 상기 제 1 절연막(200) 하부의 반도체기판(100)이 노출될 경우, 종래 기술에서 설명한 것처럼, 후속 소오스/드레인 형성 공정에서 이온 채널링 및 격자 결함의 문제가 발생할 수 있다. 따라서, 상기 스페이서(225) 형성을 위한 식각 공정은 상기 제 1 절연막(200)에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.
도 9를 참조하면, 상기 스페이서(225)를 제거하여, 상기 스페이서(225)에 의해 덮였던 상기 제 2 도전막 패턴(215)의 표면을 노출시킨다. 이후, 상기 게이트 패턴(150) 및 상기 제 2 절연막 패턴(215)을 이온 주입 마스크로 사용한 고농도 이온 주입 공정을 실시하여, 상기 게이트 패턴(150) 측면의 반도체기판(100)에 소오스/드레인(230)을 형성한다.
상기 스페이서(225) 제거 공정은 등방성 식각의 방법으로 실시하는 것이 바람직하다. 왜냐하면, 상기 스페이서(225)를 제거하는 방법으로 이방성 식각의 방법을 사용할 경우, 그 주변에 심각한 식각 손상을 유발하기 때문이다. 그런데, 도 7에서 설명한 바와 같이, 상기 제 2 절연막 패턴(215) 역시 상기 스페이서(225)와 동일한 물질막으로 형성하므로, 상기 등방성 식각 공정 동안 리세스된다. 하지만, 상기 스페이서(225)는 상기 제 2 절연막(210)의 증착 압력보다 높은 증착압력에서 형성되므로, 상기 제 2 절연막 패턴(215)에 비해 더 빠른 식각 속도로 식각된다. 따라서, 상기 등방성 식각 공정에서 상기 스페이서(225)가 완전히 제거될지라도, 상기 제 2 절연막 패턴(215)은 일부만이 식각된다.
종래 기술의 경우, 상기 제 2 절연막(60)을 식각하여 제 2 절연막 패턴(65)을 형성하는 단계에서 과도식각의 방법이 적용된 등방성 식각 공정이 실시된다. 그 결과, 상기 제 2 절연막 패턴(65)은 그 수평돌출부가 과도하게 식각되어 ㄴ자형태를 형성하지 못하는 문제를 갖는다. 반면, 본 발명은 상기 스페이서(225) 제거 공정을 등방성 식각의 방법으로 실시하지만, 과도식각의 방식으로 실시되지는 않는다. 왜냐하면, 상기 과도식각은 상기 스페이서(225) 측면에 제 2 절연막(210)을 잔존시키지 않기 위한 목적인데, 이는 상기 스페이서(225) 형성을 위한 이방성 식각 공정에서 이미 실시되었기 때문이다. 따라서, 본 발명의 상기 제 2 절연막 패턴(215)은 ㄴ자형태의 스페이서를 형성할 수 있다.
또한, 종래 기술의 경우, 상기 스페이서(75) 제거를 위한 식각 공정에서, 상기 스페이서(75)와 동일한 물질막으로 형성되는 상기 제 1 절연막(50)까지 식각되어 상기 반도체기판(10)을 노출시킨다. 그 결과, 버퍼층의 목적으로 형성된 상기 제 1 절연막(50)이 제거된 상태에서 상기 고농도 이온 주입 공정이 실시되는 문제점을 갖는다. 한편, 본 발명에서 상기 스페이서(225) 제거를 위한 식각 공정은 상기 제 1 절연막(200)에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시한다. 이에 따라, 상기 제 1 절연막(200)은 여전히 상기 소오스/드레인(230)이 형성될 반도체기판(100)의 상부면을 덮는다. 따라서, 상기 제 1 절연막(200)은 상기 고농도 이온 주입 공정에서 격자 결함 및 이온 채널링이 발생하는 것을 최소화시킨다. 이때, 상기 스페이서(225) 제거를 위한 식각 레서피는 인산을 포함하는 식각 에쳔트를 사용하는 것이 바람직하다.
통상적인 ㄴ자형 스페이서를 갖는 트랜지스터와 마찬가지로, 상기 고농도 이온 주입 공정은 상기 제 2 절연막 패턴(215)의 수평돌출부 하부에 중간 농도의 불순물 영역(240)을 형성한다. 즉, 상기 고농도 불순물 주입 공정에서 주입되는 이온의 깊이는 상기 제 2 절연막 패턴(215)의 수평돌출부의 두께만큼 줄어든다. 그 결과, 상기 소오스/드레인(230)과 상기 저농도 불순물 영역(170) 사이에는 소오스/드레인 사이의 전기적 저항을 줄이는 중간 농도의 불순물 영역(240)이 개재된다. 상기 소오스/드레인(230) 및 상기 중간 농도의 불순물 영역(240)을 형성한 후, 상기 주입된 불순물들의 활성화를 위해 600 내지 1000℃의 온도에서 실시하는 열처리 공정을 더 실시하는 것이 바람직하다.
상기 스페이서(225) 제거를 위한 식각 공정은, 상기 스페이서(225)와의 식각선택비로 인해 비록 작은 량이지만, 상기 제 2 절연막 패턴(215)의 수평돌출부를 리세스시킨다. 이 경우, 상기 소오스/드레인(230)이 가까워지는 쇼트 채널 현상이 발생할 수 있다. 따라서, 이를 방지하기 위해, 상기 제 3 절연막(220)을 상기 제 2 절연막 패턴(215)의 수평돌출부가 리세스되는 만큼 더 두껍게 형성하는 것이 바람직하다. 왜냐하면, 상기 제 3 절연막(220)의 두께는 단지 상기 스페이서(225)의 폭, 나아가 상기 제 2 절연막 패턴(215)의 수평돌출부 길이를 결정하기 때문이다.
도 10을 참조하면, 상기 소오스/드레인(230)이 노출될 때까지 상기 제 1 절연막(200) 및 버퍼 산화막(161)을 식각함으로써, 제 1 절연막 패턴(205) 및 버퍼 산화막 패턴(162)을 형성한다.
상기 제 1 절연막 패턴(205) 형성을 위한 식각 공정은 실리콘 및 실리콘 질화막에 대해 식각 선택비를 갖는 산화막 식각 레서피로 실시하는 것이 바람직하다. 또한, 상기 식각 공정은 상기 제 2 절연막 패턴(215)을 식각 마스크로 사용하여 실시하며, 바람직하게는 등방성 식각의 방법으로 실시한다. 이에 따라, 상기 제 1 절연막 패턴(205)은 상기 제 2 절연막 패턴(215) 하부에 언더컷 영역을 형성하는 동시에 상기 제 2 절연막 패턴(215)과 상기 게이트 패턴(150) 사이에 리세스된 영역을 형성할 수도 있다. 하지만, 상기 식각 공정은 이방성 식각의 방법으로 실시될 수도 있으며, 이 경우 상기 제 2 절연막 패턴 하부의 언더컷 영역은 발생하지 않는다.
본 발명에 따르면 동일한 화학적 조성을 갖되 서로 식각 선택비를 갖는 물질막으로 스페이서 및 ㄴ자형 스페이서를 형성한다. 이에 따라, 상기 스페이서를 제거하는 식각 공정에서, 상기 ㄴ자형 스페이서의 수평돌출부가 리세스되는 것을 최소화할 수 있다. 그 결과 쇼트 채널 현상을 최소화할 수 있다.
또한, 본 발명에 따르면 버퍼층이 반도체기판을 덮은 상태에서 소오스/드레인을 형성한다. 이에 따라, 반도체기판의 격자 결함 및 이온 채널링 현상을 최소화할 수 있다.
Claims (17)
- 반도체기판 상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴이 형성된 반도체기판 전면에 제 1 절연막을 형성하는 단계;상기 제 1 절연막 상에 제 1 압력에서 제 2 절연막을 형성하는 단계;상기 제 2 절연막 상에 상기 제 1 압력보다 높은 제 2 압력에서 제 3 절연막을 형성하는 단계;상기 제 3 및 제 2 절연막을 차례로 이방성 식각하여, 스페이서 및 제 2 절연막 패턴을 차례로 형성하는 동시에 상기 제 1 절연막을 노출시키는 단계;상기 제 2 절연막 패턴에 식각 선택비를 갖는 식각레서피로 상기 스페이서를 제거하여, 상기 제 2 절연막 패턴을 노출시키는 단계; 및상기 반도체기판이 노출될 때까지, 상기 제 1 절연막을 식각하여 제 1 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막 및 상기 제 3 절연막은 동일한 물질막으로 형성하는 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막 및 상기 제 3 절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막 및 상기 제 3 절연막은 저압 화학기상증착 기술을 사용하여 형성하는 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막 및 상기 제 3 절연막은 500 내지 700 ℃의 온도에서 형성하는 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 1 압력은 0.01 내지 1 Torr의 압력인 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 2 압력은 3 내지 100 Torr의 압력인 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 1, 제 2 및 제 3 절연막은 콘포말한 두께로 형성하는 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 게이트 패턴을 형성한 후, 상기 게이트 패턴 및 상기 반도체기판의 노출된 표면을 산화시키는 게이트 산화 공정을 더 포함하는 스페이서 형성 방법.
- 제 10 항에 있어서,상기 게이트 산화 공정 후, 상기 게이트 패턴을 이온 주입 마스크로 사용하여 저농도 이온 주입 공정을 실시함으로써, 상기 반도체기판에 저농도 불순물 영역을 형성하는 단계를 더 포함하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 3 절연막 및 상기 제 2 절연막을 이방성 식각하는 단계는 상기 제 1 절연막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 스페이서를 제거하는 단계는 등방성 식각의 방법으로 실시하는 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 스페이서를 제거하는 단계는 상기 제 1 절연막에 대해 식각선택비를 갖는 식각 레서피로 실시하는 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 스페이서를 제거하는 단계는 인산을 포함하는 식각액을 사용하는 것을 특징으로 하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 스페이서를 제거한 후, 상기 제 2 절연막 패턴, 상기 제 1 절연막 패턴 및 상기 게이트 패턴을 이온 주입 마스크로 사용하여 고농도 불순물 주입 공정을 실시함으로써, 상기 반도체기판에 소오스/드레인을 형성하는 단계를 더 포함하는 스페이서 형성 방법.
- 제 1 항에 있어서,상기 게이트 패턴을 형성하기 전에,상기 반도체기판의 소정 영역에 활성영역을 한정하는 소자분리막 패턴을 형성하는 단계를 더 포함하는 것을 스페이서 형성 방법.
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