KR100985878B1 - Ｍｏｓ 트랜지스터 제조 방법 - Google Patents

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KR100985878B1 KR1020030085518A KR20030085518A KR100985878B1 KR 100985878 B1 KR100985878 B1 KR 100985878B1 KR 1020030085518 A KR1020030085518 A KR 1020030085518A KR 20030085518 A KR20030085518 A KR 20030085518A KR 100985878 B1 KR100985878 B1 KR 100985878B1
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    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Abstract

본 발명은 페리 영역 및 셀 영역이 분리된 반도체 기판에 게이트 전극을 패터닝하는 단계와; 상기 게이트 전극을 형성한 결과물 전면에 버퍼 산화막 및 버퍼 질화막을 증착하는 단계와; 상기 버퍼 질화막을 증착한 결과물 전면에 페리 게이트 스페이서 물질을 증착하는 단계와; 상기 게이트 상부의 버퍼 질화막이 노출되도록 에치백 공정을 진행한 후 게이트 상부의 버퍼 질화막을 제거하는 단계와; 상기 페리 게이트 스페이서를 습식 식각 공정으로 제거하는 단계와; 상기 셀 게이트 스페이서 물질로 질화막을 증착하는 단계를 포함하여 구성된다.
이러한 본 발명의 MOS 트랜지스터 제조 방법에 의하면, 숏 채널 험프 현상의 원인이 되는 오염물질 유입 경로가 되는 버퍼 산화막 상부를 일부 제거하고 질화막으로 캡핑시켜 보호함으로써 숏 채널 험프 현상에 의한 문턱 전압 감소를 방지할 수 있다.
질화막, 버퍼 산화막, 오염, 숏 채널, 문턱 전압

Description

ＭＯＳ 트랜지스터 제조 방법{Method for manufacturing MOS transistor}
도1은 종래 기술에 의해 형성된 MOS 트랜지스터 형성 방법을 나타낸 공정 단면도들이다.
도2a 내지 도2g는 본 발명에 의한 MOS 트랜지스터 형성 방법을 나타낸 순차적인 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 게이트 산화막
220 : 게이트 폴리실리콘 230 : 게이트 텅스텐 실리사이드
240 : 하드 마스크 250 : 버퍼 산화막
260 : 버퍼 질화막 270 : 페리 게이트 스페이서
280 : 셀 게이트 질화막
본 발명은 MOS 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 게이트 상부로 부터의 오염 물질 유입 경로가 되는 버퍼 산화막 일부를 제거하고 질화막으로 캡핑 시킴으로써, 오염 물질에 의해 야기되는 숏 채널 험프 현상을 방지할 수 있는 MOS 트랜지스터 제조 방법에 관한 것이다.
일반 적인 MOS 트랜지스터는 게이트 산화막과 게이트 전극 및 게이트 측벽의 질화막 스페이서가 기본적으로 형성되는데, 상기 질화막 스페이서와 실리콘 기판 사이에서 스트레스가 크게 발생하는 문제점이 있었다.
상기의 실리콘 기판과 질화막 사이의 스트레스를 완화하기 위한 목적으로 게이트 측벽 및 실리콘 기판에 버퍼 산화막을 형성하는 방법이 제안되었지만, 버퍼 산화막을 이용할 경우 스페이서 식각에 의해 버퍼 산화막이 드러나게 되고, 드러난 버퍼 산화막을 따라 전하(Charge)가 침투하게 되어 결국, 침투된 전하의 오염에 의해 모스 트랜지스터의 문턱 전압을 감소되는 문제점이 있었다.
이와 같은 종래 기술에 의한 형성된 MOS 트랜지스터의 문제점을 하기 도면을 참조하여 상세히 설명하다.
도1은 종래 기술에 의해 형성된 MOS 트랜지스터 형성 방법을 나타낸 공정 단면도들이다.
우선, 반도체 기판(100) 상에 게이트 산화막(110)과 게이트 폴리실리콘(120) 및 텅스텐 실리사이드(130)를 순차로 형성한 후에 상기 텅스텐 실리사이드(130) 상부에 하드 마스크 패턴(140)을 형성한다.
그런 다음, 하드 마스크 패턴(140)을 식각 마스크로 이용하여 게이트 전극을 패터닝한다.
이어서, 상기 실리콘 기판(100)과 후속 증착되는 스페이서용 질화막 사이으이 스트레스를 완화하기 위하여 버퍼 산화막(150)을 형성한다.
이후, 상기 결과물 전면에 질화막을 증착한 후 식각 공정을 진행하여 게이트 스페이서(160)를 형성한다.
이러한 종래 기술에 의한 MOS 트랜지스터 제조 방법에 의하면, 열산화막인 라이트 산화막과 질화막 스페이서 사이의 스트레스를 감소하기 위하여 형성된 버퍼 산화막을 따라 침투한 전하(Charge)로 인해 계면에서의 포지티브 전하가 증가되거나, 보론 농도가 약화되어 에지부에서의 공핍이 발생하게 된다. 결국, 숏 채널 험프 현상을 유발하여 문턱 전압을 감소시키는 문제점이 있었다.
또한 상기 오염원으로 인해 기판의 누설 전류가 증가하고 후속 플라즈마 증착 공정시와 식각 공정시에 데미지가 발생하여 게이트 산화막의 항복 전압 페일(fail)을 유발하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트 상부의 오염원 유입 경로가 되는 버퍼 산화막 상부를 습식 식각으로 제거한 후 스페이서용 질화막으로 캡핑시켜 오염원 유입 경로를 차단함으로써, 오염원에 의한 숏 채널 험프 현상을 방지할 수 있도록 하는 MOS 트랜지스터 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 페리 영역 및 셀 영역이 분리된 반도체 기판에 게이트 전극을 패터닝하는 단계와; 상기 게이트 전극을 형성한 결과물 전면에 버퍼 산화막 및 버퍼 질화막을 증착하는 단계와; 상기 버퍼 질화막을 증착한 결과물 전면에 페리 게이트 스페이서 물질을 증착하는 단계와; 상기 게이트 상부의 버퍼 질화막이 노출되도록 에치백 공정을 진행한 후 게이트 상부의 버퍼 질화막을 제거하는 단계와; 상기 페리 게이트 스페이서를 습식 식각 공정으로 제거하는 단계와; 상기 셀 게이트 스페이서 물질로 질화막을 증착하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법에 관한 것이다.
이와 같은 본 발명에 의한 MOS 트랜지스터 제조 방법에 따르면, 버퍼 산화막 및 버퍼 질화막을 증착하고 페리 게이트 스페이서 물질을 전면에 증착하고 평탄화한 다음, 게이트 상부의 버퍼 질화막을 식각하고 습식 공정으로 페리 게이트 스페이서를 제거할 때 동시에 게이트 상부 측벽의 버퍼 산화막이 제거되도록 하고 셀 게이트 스페이서로 버퍼 산화막 상부를 캡핑 함으로써, 오염 물질의 유입 경로를 차단하여 소자의 숏 채널 험프 현상을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2g는 본 발명에 의한 MOS 트랜지스터 형성 방법을 나타낸 순차적인 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200) 상에 게이트 산화막(210)을 형성한 후에 게이트 폴리실리콘(220) 및 게이트 텅스텐 실리사이드(230)를 차례로 증착한다. 그리고, 상기 텅스텐 실리사이드 상부에 하드 마스크 패턴(240)을 형성한 다음, 이를 식각 마스크로 이용하여 게이트 전극을 패터닝한다.
이어서, 버퍼 산화막(250) 및 버퍼 질화막(260)을 증착한 후에 페리 영역이 도시되지는 않지만, 페리 영역의 게이트 스페이서 물질(270)을 도2b에 도시된 바와 같이 증착한다.
그런 다음, 도2c에 도시된 바와 같이 게이트 상부의 버퍼 질화막(260)이 노출되도록 에치백 공정을 진행한 후에 도2d에 도시된 바와 같이 게이트 상부의 버퍼 질화막(260)을 제거한다.
그리고 나서, 도2e에 도시된 바와 같이 페리 게이트 스페이서(270)를 습식 식각 공정으로 제거한다. 이때, 게이트 상부측의 버퍼 산화막(250)의 일부가 제거된다.
상기 게이트 상부측의 버퍼 산화막(250)이 식각되면, 도2f에 도시된 바와 셀 게이트의 스페이서로 이용할 질화막(280)을 증착한 후 건식 식각 공정을 진행하여 도2g와 같이 게이트 스페이서(280)를 형성한다. 이때, 상기 게이트 상부의 오염원의 유입 경로가 되는 버퍼 산화막 상부를 질화막(280)으로 캡핑함으로써, 소자의 문턱 전압 저하를 방지할 수 있게된다.
상기한 바와 같이 본 발명은 게이트 상부로부터의 오염원 유입 경로가 되는 버퍼 산화막 상부의 일부를 제거하고 질화막으로 캡핑시켜 보호함으로써, 오염원에 따른 트랜지스터의 숏 채널 험프 현상을 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점 있다.

Claims (1)

  1. 페리 영역 및 셀 영역이 분리된 반도체 기판에 게이트 전극을 패터닝하는 단계와;
    상기 게이트 전극을 형성한 결과물 전면에 버퍼 산화막 및 버퍼 질화막을 증착하는 단계와;
    상기 버퍼 질화막을 증착한 결과물 전면에 페리 게이트 스페이서 물질을 증착하는 단계와;
    상기 게이트 상부의 버퍼 질화막이 노출되도록 에치백 공정을 진행한 후 게이트 상부의 버퍼 질화막을 제거하는 단계와;
    상기 페리 게이트 스페이서를 습식 식각 공정으로 제거하는 단계와;
    상기 셀 게이트 스페이서 물질로 질화막을 증착하는 단계를
    포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
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* Cited by examiner, † Cited by third party
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US5783475A (en) 1995-11-13 1998-07-21 Motorola, Inc. Method of forming a spacer
US6432784B1 (en) 2001-03-12 2002-08-13 Advanced Micro Devices, Inc. Method of forming L-shaped nitride spacers
KR20030018795A (ko) * 2001-08-31 2003-03-06 삼성전자주식회사 스페이서 형성 방법

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