KR100608387B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 마련하는 단계와, 상기 기판 액티브영역의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계와, 상기 제1홈을 포함한 액티브영역의 표면에 게이트절연막을 형성하는 단계와, 상기 제1홈이 매립하도록 게이트절연막을 포함한 기판 상에 폴리실리콘막 및 질화막을 차례로 형성하는 단계와, 상기 질화막을 식각하여 제1홈 상부에 소망하는 게이트 폭 보다 좁은 폭을 갖는 제2홈을 형성하는 단계와, 상기 제2홈을 포함한 질화막 상에 텅스텐질화막을 형성하는 단계와, 상기 질화막이 노출될 때까지 텅스텐막과 텅스텐질화막을 CMP하여 텅스텐질화막을 포함한 제2홈 내에 텅스텐막을 매립하는 단계와, 상기 텅스텐막 및 질화막 상에 게이트하드마스크를 형성하는 단계와, 상기 텅스텐막이 질화막으로 캡핑되도록 상기 게이트하드마스크를 이용해서 질화막과 폴리실리콘막 및 게이트절연막을 차례로 식각하는 단계 및 상기 기판 결과물에 대해 게이트 재산화 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1d는 종래의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21: 반도체 기판 22: 소자분리막
23: 산화막 24: 하드마스크막
25: 제1홈 26: 게이트절연막
27: 폴리실리콘막 28: 질화막
29: 제2홈 30: 텅스텐질화막
31: 텅스텐막 32: 게이트 하드마스크
33: 게이트 34: 재산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 게이트 물질로서 텅스텐을 적용함에 따른 결함 발생을 방지할 수 있는 리세스 게이트 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(channel length)가 매우 짧아짐으로써, 트랜지스터의 문턱전압(threshold voltage)이 급격히 낮아지는 이른바 단채널효과(short channel effect)가 심해지고 있다. 이에 실리콘 기판에 홈을 형성하여 채널길이를 증가시키는 리세스 게이트에 대한 연구가 활발하게 진행되고 있다. 이러한, 리세스 게이트 형성방법에 따르면, 홈 상에 게이트를 형성하는 것에 의해 채널길이를 증가시킬 수 있으므로 평면형 게이트 구조와 비교해서 단채널효과를 줄일 수 있다.
이러한 상기 리세스 게이트 형성시, 소자의 집적도 증가에 따라 게이트 물질로써 저항이 매우 낮은 물질을 요구하고 있다. 이에, 게이트전극의 저항 감소를 위한 게이트 물질로써 텅스텐을 사용하고 있은 추세이다.
여기서, 현재 수행되고 있는 반도체 소자의 리세스 게이트 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 반도체기판(1) 내에 액티브영역을 한정하는 소자분리막(2)을 STI(Shallow Trench Isolation) 공정을 통해 형성한다. 그런다음, 상기 기판(1) 상에 리세스 게이트를 형성하기 위한 식각장벽막으로서 산화막(3)과 하드마스크막(4)을 차례로 증착한다.
도 1b 참조하면, 상기 하드마스크막(4)과 산화막(3)을 차례로 식각하여 기판(1)의 게이트 형성 영역을 노출시킨다. 그런다음, 상기 식각된 하드마스크막(4) 을 식각마스크로 이용하여 노출된 기판 부분을 식각하여 홈(5)을 형성한 후, 상기 하드마스크 폴리실리콘막 및 산화막을 차례로 제거한다. 여기서, 상기 홈(5) 형성을 위한 기판 식각시 소자분리막(2)도 일부분 식각된다.
도 1c를 참조하면, 상기 홈(5)을 포함한 기판 액티브영역 표면에 게이트산화막(6)을 형성한다. 그런다음, 상기 게이트산화막(6) 상에 폴리실리콘막(7)과 텅스텐질화막(8) 및 텅스텐막(9), 그리고, 게이트 하드마스크막(10)을 차례로 증착한 후, 이들을 패터닝하여 게이트(11)를 형성한다.
도 1d를 참조하면, 상기 기판 결과물에 대해 게이트 선택적 산화공정(Gate Selective Oxidation) 공정을 수행하여 식각된 폴리실리콘막 및 기판 액티브영역의 표면에 재산화막(12)을 선택적으로 형성한다. 계속해서, 상기 게이트 전면에 후속 공정에 의한 텅스텐 이상산화를 방지하기 위한 게이트 씰링 질화막(Gate Sealing Nitride;13) 형성 공정을 진행한다.
그러나, 전술한 바와 같이, 게이트 물질로서 텅스텐을 적용하는 리세스 게이트 형성방법에 있어서는, 상기 게이트 선택적 산화 공정시 공정 및 장비조건이 불안정해지면 텅스텐막에 비정상적으로 재산화막이 형성하는 이상산화 현상이 발생할 가능성이 있으며, 또한, 게이트 선택적 산화공정시 텅스텐막을 통하여 산소가 침투하여 텅스텐/폴리실리콘 경계면에 절연막을 형성시킴과 동시에 텅스텐 오염 등의 이슈로 인하여 전체 디바이스 동작에 치면적인 결함을 제공한다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으 로서, 게이트 물질로서 텅스텐을 적용함에 따른 결함 발생을 방지할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 마련하는 단계; 상기 기판 액티브영역의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계; 상기 제1홈을 포함한 액티브영역의 표면에 게이트절연막을 형성하는 단계; 상기 제1홈이 매립하도록 게이트절연막을 포함한 기판 상에 폴리실리콘막 및 질화막을 차례로 형성하는 단계; 상기 질화막을 식각하여 제1홈 상부에 소망하는 게이트 폭 보다 좁은 폭을 갖는 제2홈을 형성하는 단계; 상기 제2홈을 포함한 질화막 상에 텅스텐질화막을 형성하는 단계; 상기 질화막이 노출될 때까지 텅스텐막과 텅스텐질화막을 CMP하여 텅스텐질화막을 포함한 제2홈 내에 텅스텐막을 매립하는 단계; 상기 텅스텐막 및 질화막 상에 게이트하드마스크를 형성하는 단계; 상기 텅스텐막이 질화막으로 캡핑되도록 상기 게이트하드마스크를 이용해서 질화막과 폴리실리콘막 및 게이트절연막을 차례로 식각하는 단계; 및 상기 기판 결과물에 대해 게이트 재산화 공정을 수행하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 질화막은 300∼700Å 두께로 형성하는 것을 특징으로 한다.
상기 텅스텐질화막은 50∼100Å 두께로 형성하는 것을 특징으로 한다.
상기 텅스텐막은 500∼1000Å 두께로 형성하는 것을 특징으로 한다.
상기 게이트 재산화공정은 상기 식각된 폴리실리콘막 및 기판 액티브영역의 표면에 30∼100Å 두께의 재산화막이 형성되도록 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 액티브영역을 한정하는 소자분리막(22)이 구비된 반도체 기판(21)을 마련한다. 그런다음, 상기 기판 상에 산화막(23)과 하드마스크막(24)을 차례로 증착한다.
도 2b를 참조하면, 상기 하드마스크막(24)과 산화막(23)을 차례로 식각하여 기판(21)의 게이트 형성 영역을 노출시킨다. 그런다음, 상기 식각된 하드마스크막(24)을 식각마스크로 이용하여 노출된 기판 부분을 식각하고, 이를 통해, 게이트 형성 영역에 제1홈(25)을 형성한다.
그리고 나서, 상기 하드마스크 폴리실리콘막과 산화막을 차례로 제거한다. 여기서, 상기 제1홈(25) 형성을 위한 기판 식각시 소자분리막(22)도 일부분 식각된다.
도 2c를 참조하면, 상기 제1홈(25)을 포함한 액티브영역의 표면에 게이트절연막(26)을 형성한다. 다음으로, 상기 제1홈(25)이 매립하도록 게이트절연막(26)을 포함한 기판 상에 폴리실리콘막(27) 및 질화막(28)을 차례로 증착한다.
여기서, 상기 질화막(28)은 300∼700Å 두께로 증착한다.
도 2d를 참조하면, 상기 질화막(28)을 식각하여 제1홈(25) 상부에 소망하는 게이트 폭 보다 좁은 폭을 갖는 제2홈(29)을 형성한다. 그런다음, 상기 제2홈(29)을 포함한 질화막(28) 상에 텅스텐질화막(30)을 50∼100Å 두께로 증착한 후, 상기 제2홈(29)이 매립하도록 텅스텐질화막(30) 상에 텅스텐막(31)을 500∼1000Å 두께로 증착한다.
도 2e를 참조하면, 상기 질화막(28)이 노출될 때까지 텅스텐막(31)과 텅스텐질화막(30)을 CMP하여 텅스텐질화막(30)을 포함한 제2홈(29) 내에 텅스텐막(31)을 매립한다.
도 2f를 참조하면, 상기 텅스텐막(31) 및 질화막(28) 상에 게이트하드마스크(32)를 증착한다. 그런다음, 상기 텅스텐막(31)이 질화막(28)으로 캡핑되도록 상기 게이트하드마스크(32)를 이용해서 질화막(28)과 폴리실리콘막(27) 및 게이트절연막(26)을 차례로 식각하여 게이트(33)를 형성한다.
도 2g를 참조하면, 상기 기판 결과물에 대해 게이트 재산화 공정을 수행하여 상기 식각된 폴리실리콘막(27) 기판(21) 액티브영역의 표면에 30∼100Å 두께의 재산화막(34)을 형성한다.
전술한 바와 같이, 본 발명은 질화막(28)이 텅스텐막(31)을 캐핑함으로써, 종래의 텅스텐실리사이드 게이트 기반의 통상적인 게이트 재산화공정을 실시하여도 텅스텐막에 이상산화 현상이 발생하지 않으며, 이로 인해, 종래 텅스텐 게이트 제조시 이상산화 발생을 방지하기 위하여 필수적으로 적용하였던 선택적 산화공정을 수행하지 않아도 된다. 즉, 상기 질화막(28)이 게이트 재산화 공정시 텅스텐막이 산화되는 것을 방지하는 역할을 함으로써, 게이트 재산화 공정시 텅스텐막(31)에 이상산화 현상이 발생하지 않는다. 이는 향후 텅스텐 게이트 소자를 양산하는 단계에서 신규 생산장비에 대한 투자, 즉, 선택적 산화장비에 대한 투자 비용을 줄일 수 있다는 경제적 효과를 가진다.
또한, 본 발명은 질화막(18)이 텅스텐막(21)을 캡핑함으로 인하여, 후속 게이트 재산화 공정시 종래 제조 공정상에서 치명적인 문제점으로 제시되었던 텅스텐 오염을 방지할 수 있어 텅스텐막을 통한 산소침투에 의한 계면 절연막이 생성하는 문제를 근본적으로 해결할 수 있다.
아울러, 본 발명은 종래 제조 공정상에서 후속 공정에 의한 텅스텐 이상산화를 방지하기 위한 게이트 씰링 질화막(Gate Sealing Nitride) 형성 공정을 수행하지 않아도 되므로 제조단가 측면에서 제조비용의 감소를 가져 올 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 게이트 물질로써 텅스텐 적용시, 텅스텐전극 측벽이 질화막으로 캐핑되어짐에 따라, 게이트 재산화공정시 텅스텐전극에 이상산화 현상이 발생하지 않으며, 이로인해, 이상산화 발생을 방지하기 위한 선택적산화 공정을 수행하지 않아도 된다. 따라서, 소자의 특성 향상은 물론 향후 텅스텐 게이트 소자를 양산하는 단계에서 신규 생산장비에 대한 투자, 즉, 선택적 산화 장비에 대한 투자비용을 줄일 수 있는 경제적 효과를 가져올 수 있다.
또한, 본 발명은 텅스텐전극 측벽이 질화막으로 캡핑되어짐에 따라, 후속 게이트 재산화 공정시 종래 공정상에서 치명적인 문제점으로 제시되었던 텅스텐 오염을 방지할 수 있어 텅스텐막을 통한 산소침투에 의한 계면 절연막이 생성하는 문제를 근본적으로 해결할 수 있다.
아울러, 본 발명은 종래 제조 공정상에서 후속 공정에 의한 텅스텐 이상산화를 방지하기 위한 게이트 씰링 질화막(Gate Sealing Nitride) 형성 공정을 수행하지 않아도 되므로 제조단가 측면에서 제조비용의 감소를 가져 올 수 있다.

Claims (5)

  1. 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 마련하는 단계;
    상기 기판 액티브영역의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계;
    상기 제1홈을 포함한 액티브영역의 표면에 게이트절연막을 형성하는 단계;
    상기 제1홈이 매립하도록 게이트절연막을 포함한 기판 상에 폴리실리콘막 및 질화막을 차례로 형성하는 단계;
    상기 질화막을 식각하여 제1홈 상부에 소망하는 게이트 폭 보다 좁은 폭을 갖는 제2홈을 형성하는 단계;
    상기 제2홈을 포함한 질화막 상에 텅스텐질화막을 형성하는 단계;
    상기 질화막이 노출될 때까지 텅스텐막과 텅스텐질화막을 CMP하여 텅스텐질화막을 포함한 제2홈 내에 텅스텐막을 매립하는 단계;
    상기 텅스텐막 및 질화막 상에 게이트하드마스크를 형성하는 단계;
    상기 텅스텐막이 질화막으로 캡핑되도록 상기 게이트하드마스크를 이용해서 질화막과 폴리실리콘막 및 게이트절연막을 차례로 식각하는 단계; 및
    상기 기판 결과물에 대해 게이트 재산화 공정을 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 질화막은 300∼700Å 두께로 형성하는 것을 특징으 로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 텅스텐질화막은 50∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 텅스텐막은 500∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 게이트 재산화공정은 상기 식각된 폴리실리콘막 및 기판 액티브영역의 표면에 30∼100Å 두께의 재산화막이 형성되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Publication number Priority date Publication date Assignee Title
KR100608387B1 (ko) * 2005-08-18 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8890262B2 (en) 2012-11-29 2014-11-18 Globalfoundries Inc. Semiconductor device having a metal gate recess
KR102031622B1 (ko) 2013-01-18 2019-10-14 삼성전자주식회사 수직형 반도체 소자
TWI642087B (zh) * 2015-02-17 2018-11-21 聯華電子股份有限公司 形成半導體元件的方法
US9595444B2 (en) * 2015-05-14 2017-03-14 Sandisk Technologies Llc Floating gate separation in NAND flash memory

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
KR100370129B1 (ko) * 2000-08-01 2003-01-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR100498476B1 (ko) * 2003-01-11 2005-07-01 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
KR100608387B1 (ko) * 2005-08-18 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
TWI300975B (en) * 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device
KR101045089B1 (ko) * 2008-08-22 2011-06-29 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법

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