KR100519518B1 - 게이트 스페이서 형성 방법 - Google Patents
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Abstract
본 발명은 소정의 하부 구조가 형성된 실리콘 기판에 게이트 산화막, 게이트 폴리실리콘 및 텅스텐 실리사이드를 형성하는 단계와; 상기 텅스텐 실리사이드 상부에 하드 마스크용 질화막 패턴을 형성하고 이를 이용한 식각 공정으로 게이트를 패터닝 하는 단계와; 상기 게이트 양측 실리콘 기판 표면에 O2 임플란트 공정을 진행하는 단계와; 상기 O2 임플란트 공정을 진행한 결과물에 라이트 산화 공정을 진행하는 단계를 포함하여 구성된다.
이러한 본 발명에 의한 게이트 스페이서 형성 방법에 의하면, 게이트 측벽 보다 실리콘 기판 표면의 산화막을 두껍게 형성하고 단일 질화막 스페이서를 형성함으로써, 스페이서 식각 공정시의 실리콘 기판의 리세스(recess)를 방지할 뿐만 아니라 불순물 유입 경로가 형성되지 않아 소자의 문턱 전압 감소를 방지할 수 있다.
Description
본 발명은 게이트 스페이서 형성 방법에 관한 것으로, 보다 상세하게는 라이트 산화 공정에 있어서, 게이트 측벽보다 기판 표면의 산화막을 두껍게 형성하고 단일 질화막 스페이서를 형성함으로써, 불순물 유입 경로가 형성되지 않도록 할뿐만 아니라 과식각에 의한 실리콘 기판의 리세스를 방지하려 소자의 리프레시 특성 저하를 방지할 수 있도록 하는 게이트 스페이서 형성 방법에 관한 것이다.
종래 기술에 의한 게이트 형성시에 라이트 산화 공정을 진행한 후에 게이트 스페이서를 질화막만으로 형성하면 스트레스가 가해져서 소자의 특성이 저하되는 문제점이 있었다. 이러한 스트레스에 의한 소자 특성 저하를 방지하기 위하여 게이트 패터닝 후에 스페이서용 질화막 증착 전에 버퍼 산화막을 형성하여 스트레스를 방지하고자 하는데, 이 버퍼 산화막은 후속 공정에서 불순물의 유입 통로로 작용하게된다.
이와 같은 종래 기술에 의한 형성된 게이트 스페이서 형성시의 문제점을 하기 도면을 참조하여 상세히 설명하다.
도1은 종래 기술에 의한 게이트 스페이서 형성 방법을 간략히 나타낸 단면도로, 실리콘 기판(100) 상에 게이트 산화막(110)을 형성하고, 게이트 폴리실리콘(120), 텅스텐 실리사이드(130)를 형성한 후에 하드 마스크용 질화막(140)을 이용한 식각 공정을 진행하여 게이트를 패터닝 한다.
그리고, 상기 게이트의 측벽에 버퍼 산화막(150)을 형성함으로써 후속 증착되는 스페이서용 질화막에 대한 스트레스를 완화시키고 난 후 스페이서용 질화막(160)을 증착한 후에 식각 공정을 진행하여 게이트 스페이서를 형성한다. 이때, 상기 버퍼 산화막(150)을 따라 "A"와 같이 불순물이 유입되어 소자의 문턱 전압을 저하시킨다. 또한, 상기 스페이서 식각 공정시에 과식각이 되어 실리콘 기판이 리세스(recess)된다. 이로 인해 소자의 리프레시 특성이 저하된다.
도2는 종래 기술에 의해 형성된 게이트 스페이서의 SEM 사진을 나타낸 것으로, 질화막 스페이서 에 의한 스트레스를 감소시키기 위해 형성된 버퍼 산화막(150)을 따라 불순물이 유입되어, 유입된 불순물에 의한 오염으로 인해 MOS 트랜지스터의 문턱 전압이 감소된다. 이로 인하여 소자의 숏 채널 험프 현상 및 SAC(Self aligned contact) 페일 또는 라이트 산화 공정을 적용함으로써 게이트의 CD가 작아지는 문제점이 있었다.
또한, 소자의 고집적화에 따라 LPC(Landing plug contact) 식각 공정시에 게이트 탑 코너부의 버퍼 산화막 손실로 인하여 LPC SAC(Self align contact) 특성이 약화되는 문제점이 있었다.
이러한 문제점을 해결하기 위하여 후속 공정으로 랜딩 플러그 콘택을 형성하고 매립 공정으로 플러그를 형성한 다음, 버퍼 산화막으로의 불순물 유입에 따른 문턱 전압 감소를 방지하기 위하여 임플란트 공정을 진행하기도 하는데, 이는 불순물이 아웃 디퓨젼(Out diffusion)되는 현상이 발생하여 오히려 리프레시 특성을 열화시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트 측벽 보다 게이트 양측 하부의 실리콘 기판에서의 라이트 산화막의 두께가 더 두껍게 형성되도록 하고 스페이서를 단일 질화막으로 형성함으로써 불순물 유입 경로가 형성되지 않도록 할 뿐만 아니라, 과식각에 의한 실리콘 기판의 리세스를 방지할 수 있도록 하는 게이트 스페이서 형성 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명의 첫 번째 게이트 스페이서 형성 방법은 소정의 하부 구조가 형성된 실리콘 기판에 게이트 산화막, 게이트 폴리실리콘 및 텅스텐 실리사이드를 형성하는 단계와; 상기 텅스텐 실리사이드 상부에 하드 마스크용 질화막 패턴을 형성하고 이를 이용한 식각 공정으로 게이트를 패터닝 하는 단계와; 상기 게이트 양측 실리콘 기판 표면에 O2 임플란트 공정을 진행하는 단계와; 상기 O2 임플란트 공정을 진행한 결과물에 라이트 산화 공정을 진행하는 단계를 포함하여 구성된다.
상기와 같은 목적을 달성하기 위한 본 발명의 두 번째 게이트 스페이서 형성 방법은 소정의 하부 구조가 형성된 실리콘 기판에 게이트 산화막, 게이트 폴리실리콘 및 텅스텐 실리사이드를 형성하는 단계와; 상기 텅스텐 실리사이드 상부에 하드 마스크용 질화막 패턴을 형성하는 단계와; 상기 하드 마스크용 질화막 패턴 이용한 식각 공정으로 실리콘 기판 표면에 게이트 폴리실리콘이 소정 두께 남도록 게이트를 패터닝 하는 단계와; 상기 게이트를 패터닝한 결과물에 라이트 산화 공정을 진행하는 단계를 포함하여 구성된다.
상기 본 발명에 의한 두 번째 게이트 스페이서 형성 방법에서는, 게이트 식각 공정시 폴리실리콘을 10~200Å 두께 남겨 실리콘에 비해 산화가 잘되는 특성을 이용하여 게이트 측벽 보다 하부의 라이트 산화막이 두껍게 형성되도록 함으로써, 트랜지스터의 리프레시 특성을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도3a 내지 도3d는 본 발명에 의한 게이트 스페이서 형성 방법의 제 1 실시예를 나타낸 순차적인 공정 단면도이다.
우선, 도3a에 도시된 바와 같이 실리콘 기판(300)에 소자 분리 공정 및 소정의 하부 구조를 형성하고 나서, 산화 공정을 진행하여 실리콘 기판 전면에 게이트 산화막(310)을 형성한다. 그리고, 상기 게이트 산화막(310) 상부에 게이트 폴리실리콘(320), 텅스텐 실리사이드(330)를 증착한 다음, 하드 마스크용 질화막 패턴(340)을 형성한다.
상기 하드 마스크용 질화막 패턴(340)을 식각 마스크로 게이트 패터닝 공정을 진행한 다음, 도3b에 도시된 바와 같이 게이트 양측 실리콘 기판 표면에 O2 임플란트 공정을 진행한다. 이때, O2 임플란트 공정은 후속 진행되는 라이트 산화 공정시에 게이트 하부의 산화막이 더 두껍게 형성되도록 하기 위한 것이다.
상기 임플란트 공정을 진행한 후에 도3c에 도시된 바와 같이 상기 실리콘 기판과 후속 증착되는 질화막 스페이서 사이의 스트레스를 완화시켜 주기 위하여 라이트 산화 공정을 진행하여 텅스텐 실리사이드(330) 및 게이트 폴리실리콘(320)의 측벽 및 게이트 양측 하부의 실리콘 기판(100)에 라이트 산화막(350)을 형성한다. 이때, 상기 O2 공정에 의해 실리콘 기판 표면에 O2 이온이 도핑되어 있기 때문에 실리콘 기판 표면의 라이트 산화막(350)이 게이트 측벽보다 더 두껍게 형성된다.
이후, 도3d에 도시된 바와 같이 게이트 스페이서용 질화막(360)을 증착한다.
도4a 내지 도4c는 본 발명에 의한 게이트 스페이서 형성 방법의 제 2 실시예를 나타낸 순차적인 공정 단면도이다.
우선, 도4a에 도시된 바와 같이 실리콘 기판(400)에 소자 분리 공정 및 소정의 하부 구조를 형성하고 나서, 산화 공정을 진행하여 실리콘 기판 전면에 게이트 산화막(410)을 형성하다. 그리고, 상기 게이트 산화막(410) 상부에 게이트 폴리실리콘(420), 텅스텐 실리사이드(430)를 증착한 다음, 하드 마스크용 질화막 패턴(440)을 형성한다.
상기 하드 마스크용 질화막 패턴(440)을 식각 마스크로 게이트 패터닝 공정을 진행하되, 상기 실리콘 기판의 표면에 게이트 폴리실리콘(420)이 10~200Å 두께가 남도록 한다. 이때, 상기 폴리실리콘(420)은 일부 남기는 이유는 후속 라이트 산화 공정시에 실리콘에 비해 폴리실리콘이 산화가 더 빨리 잘되는 특성을 이용하여 게이트 측벽보다 하부에서 더 두꺼운 산화막이 형성되도록 하기 위한 것이다.
이어서, 도4b에 도시된 바와 같이 라이트 산화 공정을 진행하여 폴리실리콘(420)과 텅스텐 실리사이드(430)의 측벽 및 게이트 양측 하부의 실리콘 기판(100)에 라이트 산화막(350)을 형성한다. 이때, 상기 게이트 폴리실리콘(420)이 실리콘 기판 표면에 10~200Å 남아 있게 때문에 라이트 산화막의 높이가 증가된다.
이후, 도4c에 도시된 바와 같이 게이트 스페이서용 질화막(360)을 증착한 후에 식각 공정을 진행하여 게이트 스페이서를 형성한다.
이와 같이 본 발명에 의한, 게이트 스페이서 형성 방법에 의하면, 라이트 산화 공정시 게이트 측면보다 실리콘 기판 표면에 더 두껍게 형성되도록 함으로써, 게이트 스페이서 식각 공정시에 실리콘 기판이 손실되는 것을 방지할 뿐만 아니라, 버퍼 산화막을 형성하지 않고 단일 질화막 스페이서를 형성함으로써 불순물 유입이 발생하지 않아 숏 채널 험프 현상을 방지할 수 있다.
상기한 바와 같이 본 발명은 실리콘 기판의 라이트 산화막을 두껍게 형성하여 실리콘 기판의 리세스(recess)를 방지하여 문턱 전압 감소를 방지함으로써 트랜지스터의 리프레시 특성을 향상시킬 수 있는 이점이 있다.
또한, 스페이서를 단일 질화막으로 형성함으로써, 게이트 버퍼 산화막으로 인해 야기되는 숏 채널 험프 현상을 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
도1은 종래 기술에 의한 게이트 스페이서 형성 방법을 간략히 나타낸 단면도이다.
도2는 종래 기술에 의해 형성된 게이트 스페이서의 SEM 사진이다.
도3a 내지 도3d는 본 발명에 의한 게이트 스페이서 형성 방법의 제 1 실시예를 나타낸 순차적인 공정 단면도이다.
도4a 내지 도4c는 본 발명에 의한 게이트 스페이서 형성 방법의 제 2 실시예를 나타낸 순차적인 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
300 : 실리콘 기판 310 : 게이트 산화막
320 : 게이트 폴리실리콘 330 : 텅스텐 실리사이드
340 : 하드 마스크 350 : 라이트 산화막
360 : 질화막
Claims (3)
- 소정의 하부 구조가 형성된 실리콘 기판에 게이트 산화막, 게이트 폴리실리콘 및 텅스텐 실리사이드를 형성하는 단계와;상기 텅스텐 실리사이드 상부에 하드 마스크용 질화막 패턴을 형성하고 이를 이용한 식각 공정으로 게이트를 패터닝 하는 단계와;상기 게이트 양측 실리콘 기판 표면에 O2 임플란트 공정을 진행하는 단계와;상기 O2 임플란트 공정을 진행한 결과물에 라이트 산화 공정을 진행하는 단계를포함하는 것을 특징으로 하는 게이트 스페이서 형성 방법.
- 소정의 하부 구조가 형성된 실리콘 기판에 게이트 산화막, 게이트 폴리실리콘 및 텅스텐 실리사이드를 형성하는 단계와;상기 텅스텐 실리사이드 상부에 하드 마스크용 질화막 패턴을 형성하는 단계와;상기 하드 마스크용 질화막 패턴 이용한 식각 공정으로 실리콘 기판 표면에 게이트 폴리실리콘이 소정 두께 남도록 게이트를 패터닝 하는 단계와;상기 게이트를 패터닝한 결과물에 라이트 산화 공정을 진행하는 단계를포함하는 것을 특징으로 하는 게이트 스페이서 형성 방법.
- 제 2항에 있어서, 상기 게이트 식각 공정이 남기는 폴리실리콘의 두께는 10~200Å 인 것을 특징으로 하는 게이트 스페이서 형성 방법.
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