KR101026371B1 - 게이트 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 25
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 24
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 238000000151 deposition Methods 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 125000006850 spacer group Chemical class 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 소정의 하부 구조가 형성된 실리콘 기판에 게이트 산화막과 게이트 폴리실리콘을 증착한 후 제 1 포토레지스트 패턴을 이용하여 1차 게이트 식각 공정을 진행하는 단계와; 상기 1차 게이트 식각 공정을 진행한 결과물 전면에 버퍼 산화막을 증착한 후 게이트 폴리실리콘 상부가 노출되도록 평탄화 하는 단계와; 상기 평탄화 공정을 진행한 결과물에 텅스텐 실리사이드와 하드 마스크용 질화막을 증착하고 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 이용한 2차 게이트 식각 공정을 진행하는 단계를 포함하여 구성된다.
이러한 본 발명에 의한 게이트 형성 방법은 게이트 텅스텐 실리사이드 면적 증가로 인해 게이트 저항을 감소시키고 후속 비트라인 형성시 콘택 저항을 감소시켜 소자의 동작 특성을 향상시킬 수 있다.
게이트, 텅스텐 실리사이드, 저항, 네거티브 포토레지스트
Description
도1a 내지 도1c는 종래 기술에 의한 게이트 형성 방법을 나타낸 순차적인 공정 단면도이다.
도2a 내지 도2g는 본 발명에 의한 게이트 형성 방법의 제 1 실시예를 나타낸 순차적인 공정 단면도들이다.
도3a 내지 도3e는 본 발명에 의한 게이트 형성 방법의 제 2 실시예를 나타낸 순차적인 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 필드 산화막
220 : 게이트 산화막 230 : 게이트 폴리실리콘
240 : 버퍼 산화막 250 : 텅스텐 실리사이드
260 : 하드 마스크용 질화막 270' : 게이트 스페이서
본 발명은 게이트 형성 방법에 관한 것으로, 게이트 형성시 폴리실리콘 보다 텅스텐 실리사이드의 면적을 증가시켜 게이트 저항을 낮출 뿐만 아니라, 페리 영역에서의 후속 비트 라인 콘택 형성시 콘택 면적의 마진을 확보하여 콘택 저항을 감소시킬 수 있는 게이트 형성 방법에 관한 것이다.
종래의 게이트 형성 방법은 게이트 폴리실리콘과 텅스텐 실리사이드 및 하드 마스크 질화막을 증착한 후 식각 공정을 실시함으로써, 게이트 폴리와 게이트 텅스텐의 면적을 동일하게 형성하였다. 그런데, 디램의 기술의 집적도가 향상되면서 게이트의 저항이 증가되는 문제점이 있었다.
이와 같은 종래 기술에 의한 게이트 형성 방법의 문제점을 아래에 도시된 도면을 통해 설명하면 다음과 같다.
도1a 내지 도1c는 종래 기술에 의한 게이트 형성 방법을 나타낸 순차적인 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 소정의 하부 구조가 형성된 실리콘 기판(100)에 게이트 산화막(110)과 게이트 폴리실리콘(120) 및 텅스텐 실리사이드(130)를 증착한 후 텅스텐 실리사이드 상부에 하드 마스크 패턴(140)을 형성한다.
그런 다음, 도1b에 도시된 바와 같이 후속 스페이서 형성시의 질화막에 의한 스트레스를 완화하기 위하여 버퍼 산화막(150)을 형성한다.
이어서, 버퍼 산화막을 형성한 결과물 전면에 질화막을 증착하고 건식 식각 공정을 진행하여 게이트 스페이서(160)를 도1c와 같이 형성한다.
이와 같은 종래 기술에 의한 게이트 형성 방법에 의하면, 게이트 폴리실리콘과 텅스텐 실리사이드의 면적이 동일하게 형성된다. 이로 인하여, 디램의 집적도가 향상에 따라 게이트 저항이 증가되고, 페리 영역에서의 게이트 위에 형성되는 콘택의 면적이 작아져, 콘택 저항이 커져 결국 디램 소자의 동작 속도를 저하시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트 폴리실리콘을 증착하고 1차 게이트 식각 공정을 진행한 다음, 텅스텐 실리사이드와 하즈 마스크용 질화막을 증착한 다음, 1차 게이트 식각 공정시 보다 더 큰 포토레지스트 패턴을 이용한 식각 공정을 진행함으로써, 텅스텐 실리사이드의 사이즈를 증가시켜 소자의 사이즈 감소에 따른 저항 증가 현상을 방지할 수 있도록 하는 게이트 형성 방법에 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 실리콘 기판에 게이트 산화막과 게이트 폴리실리콘을 증착한 후 제 1 포토레지스트 패턴을 이용하여 1차 게이트 식각 공정을 진행하는 단계와; 상기 1차 게이트 식각 공정을 진행한 결과물 전면에 버퍼 산화막을 증착한 후 게이트 폴리실리콘 상부가 노출되도록 평탄화 하는 단계와; 상기 평탄화 공정을 진행한 결과물에 텅스텐 실리사이드와 하드 마스크용 질화막을 증착하고 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 이용한 2차 게이트 식각 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 게이트 형성 방법에 관한 것이다.
상기와 같은 목적을 해결하기 위한 본 발명은 소정의 하부 구조가 형성된 실리콘 기판에 게이트 산화막 및 게이트 폴리실리콘을 형성한 후 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 게이트 폴리실리콘 및 게이트 산화막에 대해 제 1 포토레지스트 패턴을 이용한 1차 게이트 식각 공정을 진행한 후, 버퍼 산화막을 증착하는 단계와; 상기 버퍼 산화막을 평탄화하여 상기 게이트 폴리 실리콘 상부를 노출시키는 단계와; 상기 평탄화 공정을 진행한 결과물에 질화막을 증착한 후에 제 2 포토레지스트 패턴으로 사다리꼴 모양이 되도록 식각하여 게이트 폴리실리콘 상부가 드러나도록 하는 단계와; 상기 질화막을 식각한 결과물에 텅스텐 실리사이드 및 하드 마스크용 질화막을 증착한 후 제 3 포톤레지스트 패턴을 형성하는 단계와; 상기 제 3 포토레지스트 패턴을 이용한 2차 게이트 식각 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 게이트 형성 방법에 관한 것이다.
상기 본 발명에 의한 게이트 형성 방법에서는, 제 2 게이트 식각 공정시 이용되는 포토레지스트 패턴을 제 1 게이트 식각시 이용되는 포토레지스트 패턴 보다 크게 형성함으로써, 게이트 폴리실리콘 보다 텅스텐 실리사이드 사이즈를 크게 함으로써, 소자의 사이즈 감소에 따른 저항 증가를 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2g는 본 발명에 의한 게이트 형성 방법의 제 1 실시예를 나타낸 순차적인 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 필드 산화막(210)을 형성하여 액티브 영역과 필드 영역을 분리한다. 그리고, 상기 실리콘 기판 전면에 산화 공정을 진행하여 게이트 산화막(220)을 형성한 후에 그 상부에 게이트 폴리실리콘(230)을 증착한다.
그런 다음, 도2b에 도시된 바와 같이 식각 공정을 진행하여 게이트 폴리실리콘(230) 및 게이트 산화막(220)을 1차 식각한 후, 도2c에 도시된 바와 같이 버퍼 산화막(240)을 1000~2000Å 두께로 전면에 증착한 후 화학 기계적 연마 공정을 진행하여 게이트 폴실리콘(230) 상부가 드러날 때까지 평탄화한다.
그리고 나서, 도2d에 도시된 바와 같이 텅스텐 실리사이드(250)와 하드 마스크용 질화막(260)을 차례로 증착한 후 도2e에 도시된 바와 같이 2차 게이트 식각 공정을 진행하여 게이트 패터닝을 실시한다. 이때 버퍼 산화막(240)은 게이트 폴리실리콘(230) 부분에만 스페이서 형태로 남게된다.
이어서, 도2f에 도시된 바와 같이 게이트 스페이서로 이용할 질화막(270)을 증착한 후에 식각 공정을 진행함으로써, 도2g와 같은 게이트 스페이서(270')를 형성한다. 이때, 게이트 폴리실리콘 측벽에만 버퍼 산화막이 스페이서 형태로 남고, 텅스텐 실리사이드와 하드 마스크의 측벽에는 질화막만 스페이서로 남게되너 게이트 캡핑 효과를 얻을 수 있다. 또한, 버퍼 산화막 손실로 인한 랜딩 플러그 폴리와 게이트의 브리지를 방지할 수 있을 뿐만 아니라, 버퍼 산화막을 따라 불순물이 침투하는 것을 방지함으로써 포지티브 전하에 의한 험프 현상을 방지할 수 있다.
도3a 내지 도3e는 본 발명에 의한 게이트 형성 방법의 제 2 실시예를 나타낸 순차적인 공정 단면도이다.
우선, 도3a에 도시된 바와 같이 실리콘 기판(300)에 소정의 소자 분리 공정으로 필드 산화막(310)을 형성하여 액티브 영역과 필드 영역을 분리한다. 그리고, 상기 실리콘 기판 전면에 산화 공정을 진행하여 게이트 산화막(320)을 형성한 후에 그 상부에 게이트 폴리실리콘(330)을 증착한다.
그런 다음, 식각 공정을 진행하여 게이트 폴리실리콘(330) 및 게이트 산화막(320)을 1차 식각한 후, 버퍼 산화막(340)을 전면에 증착하고 화학 기계적 연마 공정을 진행하여 게이트 폴리실리콘(330) 상부가 드러날 때까지 평탄화한다.
그리고 나서, 질화막(350)을 1000~2000Å 두께로 증착한 후에 네거티브 포토레지스트 패턴(미도시함)을 이용하여 질화막이 사다리꼴 모양이 되도록 식각 공정을 진행하여 게이트 폴리실리콘(330) 상부가 드러나도록 한다.
이어서, 도3b에 도시되 바와 같이 게이트 텅스텐 실리사이드(360) 및 게이트 하드 마스크(370)용 질화막을 증착한 후에 도3c에 도시된 바와 같이 게이트 식각 공정을 진행한다.
상기 게이트 식각 공정을 진행한 다음 게이트 스페이서로 질화막(380)을 증 착하고 식각 공정을 진행함으로써, 도3e에 도시된 바와 같이 게이트 스페이서(380')를 형성한다.
상기한 바와 같이 본 발명은 버퍼 산화 공정르 진행한 후에 텅스텐 실리사이드 및 하드 마스크를 증착하고 게이트 패터닝 식각 공정을 진행함으로써, 게이트 사이즈를 증가시켜 소자의 크기 감소에 따른 저항 증가를 방지할 수 있는 이점이 있다.
또한, 페리 영역의 비트 라인 콘택 면적을 기존 대비 증가시킬 수 있어 콘택 저항을 개선할 수 있는 이점이 있다.
그리고, 버퍼 산화막 상부를 질화막으로 캡핑 함으로써, 오염물 침투에 따른 포지티브 전하의 증가에 따른 험프 현상을 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (7)
- 소정의 하부 구조가 형성된 실리콘 기판에 게이트 산화막과 게이트 폴리실리콘을 증착한 후 제 1 포토레지스트 패턴을 이용하여 1차 게이트 식각 공정을 진행하여 제1 폭으로 게이트 산화막 및 게이트 폴리실리콘을 형성하는 단계;상기 1차 게이트 식각 공정을 진행한 결과물 전면에 버퍼 산화막을 증착한 후 게이트 폴리실리콘 상부가 노출되도록 평탄화하는 단계;상기 상부가 노출된 게이트 폴리실리콘 및 버퍼 산화막 위에 텅스텐 실리사이드와 하드 마스크용 질화막을 증착하고 제 2 포토레지스트 패턴을 형성하는 단계;상기 제2 포토레지스트 패턴을 이용한 2차 게이트 식각 공정을 진행하여 게이트 폴리실리콘 측벽에 스페이서 형태로 부착된 버퍼 산화막 및 텅스텐 실리사이드 패턴을 형성하되, 상기 텅스텐 실리사이드 패턴의 폭은 상기 버퍼 산화막이 측벽에 부착된 게이트 폴리실리콘의 폭과 동일한 폭으로 형성하는 단계를 포함하는 게이트 형성 방법.
- 제 1항에 있어서, 상기 버퍼 산화막은 1000~2000Å 두께로 증착하는 것을 특징으로 하는 게이트 형성 방법.
- 삭제
- 소정의 하부 구조가 형성된 실리콘 기판에 게이트 산화막 및 게이트 폴리실리콘을 형성한 후 제 1 포토레지스트 패턴을 형성하는 단계와;상기 게이트 폴리실리콘 및 게이트 산화막에 대해 제 1 포토레지스트 패턴을 이용한 1차 게이트 식각 공정을 진행한 후, 버퍼 산화막을 증착하는 단계와;상기 버퍼 산화막을 평탄화하여 상기 게이트 폴리 실리콘 상부를 노출시키는 단계와;상기 상부가 노출된 게이트 폴리실리콘 및 버퍼 산화막 위에 질화막을 증착한 후에 제 2 포토레지스트 패턴으로 사다리꼴 모양이 되도록 식각하여 게이트 폴리실리콘 상부가 드러나도록 하는 단계와;상기 질화막을 식각한 결과물에 텅스텐 실리사이드 및 하드 마스크용 질화막을 증착한 후 제 3 포토레지스트 패턴을 형성하는 단계와;상기 제3 포토레지스트 패턴을 이용한 2차 게이트 식각 공정을 진행하여 게이트 폴리실리콘 측벽에 스페이서 형태로 부착된 버퍼 산화막 및 텅스텐 실리사이드 패턴을 형성하되, 상기 텅스텐 실리사이드 패턴의 폭은 상기 버퍼 산화막이 측벽에 부착된 게이트 폴리실리콘의 폭과 동일한 폭으로 형성하는 단계를 포함하는 게이트 형성 방법.
- 제 4항에 있어서, 상기 질화막은 1000~2000Å의 두께로 증착하는 것을 특징으로 하는 게이트 형성 방법.
- 제 4항에 있어서, 상기 제 2 포토레지스트 패턴은 네거티브 포토레지스트인 것을 특징으로 하는 게이트 형성 방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030096919A KR101026371B1 (ko) | 2003-12-24 | 2003-12-24 | 게이트 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030096919A KR101026371B1 (ko) | 2003-12-24 | 2003-12-24 | 게이트 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050065151A KR20050065151A (ko) | 2005-06-29 |
| KR101026371B1 true KR101026371B1 (ko) | 2011-04-07 |
Family
ID=37256679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030096919A KR101026371B1 (ko) | 2003-12-24 | 2003-12-24 | 게이트 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101026371B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100731057B1 (ko) * | 2005-12-21 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 플로팅 게이트 패터닝 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267558A (ja) | 2000-03-16 | 2001-09-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
2003
- 2003-12-24 KR KR1020030096919A patent/KR101026371B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267558A (ja) | 2000-03-16 | 2001-09-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| KR20050065151A (ko) | 2005-06-29 |
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