KR20070109113A - 반도체소자의 리세스 게이트 전극 구조 및 그 형성방법 - Google Patents

반도체소자의 리세스 게이트 전극 구조 및 그 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 리세스 게이트 전극 구조 및 그 형성방법을 제시한다. 본 발명에 따르면, 트렌치를 포함하는 반도체 기판 상에 형성된 폴리실리콘막의 상부에 U자형으로 텅스텐실리사이드막을 형성하고, 텅스텐실리사이드막의 내면 프로파일을 따라 텅스텐질화막을 형성하며, 텅스텐질화막의 내측에는 텅스텐막이 채워지도록 형성하고, 위 구조의 상부로 하드마스크를 형성하며, 이때 텅스텐실리사이드막, 텅스텐질화막 및 텅스텐막의 상단은 모두 동일한 높이로 하드마스크와 접하도록 형성하여 텅스텐질화막과 폴리실리콘막의 계면에서 유전막 형성을 방지함으로 워드라인 신호지연현상이 발생되지 않고, 반도체소자의 동작 속도가 저하되는 문제가 해소될 수 있다.
리세스 게이트, 텅스텐 게이트, 계면 유전막, 텅스텐 이상산화, 워드라인 신호지연,

Description

반도체소자의 리세스 게이트 전극 구조 및 그 형성방법{Recess gate structure for use in semiconductor device and method therefore}
도 1은 종래기술에 따른 반도체소자의 리세스 게이트 전극 구조를 설명하기 위해 도시한 공정 단면도이다.
도 2a 내지 도 2f는 도 1 에 도시한 리세스 게이트 전극의 형성방법을 설명하기 위해 도시한 공정 단면도이다.
도 3은 본 발명의 실시예에 따른 리세스 게이트 전극 구조를 설명하기 위해 도시한 공정 단면도이다.
도 4a 내지 도 4f는 도 3 에 도시한 리세스 게이트 전극의 형성방법을 설명하기 위해 도시한 공정 단면도이다.
본 발명은 반도체 소자와 그 형성방법에 관한 것으로서, 특히 리세스 채널형 게이트 전극의 구조와 그 형성방법에 관한 것이다.
최근 고집적 모스펫(MOSFET) 소자와 같은 반도체 소자에서 고집적화로 인해 비저항이 낮은 게이트 전극의 사용이 매우 중요하게 고려되고 있다. 한편 반도체 설계의 디자인 룰(Design rule)이 급속히 감소하면서 워드라인(word line) 신호지연(RC delay) 문제가 발생되는 경우가 있다. 그래서 이를 해결하기 위해서 텅스텐 게이트 전극을 사용하는 방법이 알려져 있다.
일반적인 텅스텐 게이트 전극은 W/WN/Poly-Si 구조로 이루어진 스택(stack)을 사용하고 있는데 이때 텅스텐 질화막(WN)은 Poly-Si 내부의 도펀트(Dopant) 및 실리콘의 확산 방지막으로 사용될 수 있다. 한편 이러한 텅스텐 게이트는 선택적 산화(Selective Oxidation)공정에서 확산방지막으로 사용하는 텅스텐 질화막(WN)이 폴리실리콘막과 반응하여 SiNx막과 SiON막을 형성시키는 문제가 발생하는 경우가 있다.
즉, 텅스텐 게이트라고 하더라도 SiNx막과 SiON막에서 게이트 전극의 저항을 높여 워드라인(Word Line) 신호지연(RC delay) 현상을 유발하고 이에 따라 소자의 동작 속도가 저하되는 문제점이 발생하는 경우가 있다.
이와 같이 텅스텐 게이트를 반도체 소자에 적용할 경우에도 여러 가지 문제점들이 발생되는 것으로 알려져 있다. 특히 앞서 설명한 텅스텐/폴리 실리콘 인터페이스(interface)에서 유전막이 형성되는 문제는 소자의 특성에 큰 결함으로 지적될 수 있다. 또한 하드마스크(hard mask) 질화막 스트레스(nitride stress)에 기인하여 발생하는 SILC(street induced leakage current) 및 Dit(interface trap density) 증가 현상도 반도체 소자의 제조에 있어서 중대한 결함 원인을 제공할 수도 있다.
도 1은 종래기술에 따른 리세스 게이트 전극 구조를 설명하기 위해 도시한 공정 단면도이다.
도 1을 참조하면, 반도체기판(10)은 필드산화막(11)으로 액티브 영역이 한정되도록 형성될 수 있고, 이 액티브 영역 상에 리세스 채널 형성을 위한 트렌치(21)가 형성된다. 이러한 트렌치(21)를 갖는 반도체기판(10)에 게이트절연막(30)을 형성한 후 폴리실리콘막(40)으로 매립하고, 이후 과정으로 텅스텐질화막(50) 및 텅스텐막(60)을 순차적으로 적층한 구조로 형성될 수 있다.
이때, 텅스텐질화막(50)과 텅스텐막(60)은 플랫하게 적층되어 게이트 전극 구조를 이루고 있는 것을 알 수 있다. 특히, 텅스텐막(60)은 저면과 상면이 텅스텐 질화막(50)과 하드마스크(70)로 차단되어 있으나 그 측면이 공정 중에 노출될 수 있는 상태임을 알 수 있다.
도 2a 내지 도 2f는 도 1 에 도시한 리세스 게이트 전극의 형성방법을 설명하기 위해 도시한 공정 단면도이다.
먼저 도 2a를 참조하면, 반도체기판(10)은 필드산화막(11)으로 액티브 영역이 한정되도록 형성될 수 있고, 이 액티브 영역 상에 리세스 채널 형성을 위한 트렌치(21)가 형성될 수 있다. 즉, 포토레지스트 패턴을 형성한 후 반도체 기판을 식각하여 리세스 채널 형성을 위한 트렌치(21)가 형성될 수 있다. 그리고 포토레지스트 패턴은 제거된다.
도 2b를 참조하면, 트렌치(21)를 포함하는 반도체기판(10)의 전면에 게이트절연막(30)을 형성하고, 폴리실리콘막(40)을 형성하여 트렌치(21)가 폴리실리콘막(40)으로 매립될 수 있다. 이후에 폴리실리콘막(40) 위로 텅스텐질화막(50), 텅 스텐막(60), 및 하드마스크(70)가 순차적으로 형성될 수 있다.
도 2c를 참조하면, 최상부의 하드마스크(70)를 사진식각공정으로 패터닝하고, 이 하드마스크(70)를 식각방지막으로 하여 그 하부의 텅스텐막(60), 텅스텐질화막(50), 폴리실리콘(40) 및 반도체 기판(10) 상에 노출된 게이트절연막(30)까지 선택적으로 식각하여 게이트 스택이 형성될 수 있다.
도 2d를 참조하면, 폴리실리콘막(40)의 노출된 측벽과 노출된 반도체 기판(10)영역에 실리콘 산화막(80)이 형성될 수 있다.
도 2e를 참조하면, 게이트 스택의 프로파일(profile)을 따라 원자층증착법(ALD)에 의한 제1ALD층(85)이 형성되고, 이온주입한 후, 다시 게이트 스택의 프로파일(profile)을 따라 제2ALD층(86)이 형성될 수 있다.
도 2f를 참조하면, 또 다시 게이트 스택의 프로파일을 따라 게이트 스페이서 질화막(91)이 형성되고, 산화막(92)도 형성될 수 있다.
이와 같은 종래의 리세스 게이트 전극 구조에서는 텅스텐 게이트 스택을 형성한 후 게이트 식각공정을 진행하게 되면 게이트 산화막(30)이 손상을 입게 된다.
따라서 이를 큐어링(curing) 하기 위하여 산화 공정을 진행해야 하지만 텅스텐의 이상 산화를 유발할 경우가 있다.
그래서 기존 산화공정과는 달리 텅스텐이 산화되지 않는 선택적 산화(Selective Oxidation)공정으로 실리콘 산화막(80)이 형성될 수 있다. 그런데 이와 같은 선택적 산화에서 실제 텅스텐 이상 산화는 억제되나, 텅스텐질화막(50)과 폴리실리콘막(40)의 계면으로 산화물의 침투가 발생될 수 있다.
또한 게이트 식각 후 기존 Wsix 전극에서는 하드 마스크(70)인 질화막의 스트레스에 기인하는 게이트 특성 열화 현상이 나타날 수 있다.
이와 같은 현상은 하드마스크(70)인 질화막의 스트레스가 텅스텐 게이트로 전이될 때 텅스텐 물질의 특성상 충분한 스트레스 릴렉세이션(stress relaxation)이 되지 않은 상태에서는 직접 게이트 산화막에 영향을 미치기 때문에 발생한다.
그래서 게이트 산화막과 폴리 실리콘의 계면 사이에 보이드(void)가 발생하게 되고 결국 게이트의 소자 특성 열화현상을 유발하게 된다. 따라서 높은 속도의 제품을 개발하기 위해서는 이와 같은 텅스텐 게이트 전극의 문제점이 해결될 것이 요구되고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 텅스텐질화막과 폴리실리콘막의 계면에서 유전막 형성을 방지함으로 워드라인(Word Line) 신호지연(RC delay) 현상이 발생되지 않게 하여 반도체 소자의 동작 속도가 저하되는 문제를 해소시킬 수 있는 반도체소자의 리세스 게이트 전극 구조 및 그 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위해 본 발명은 활성영역을 한정하도록 형성되는 필드산화막을 포함하는 반도체기판; 상기 반도체 기판의 활성영역에 형성된 리세스 채널용 트렌치; 상기 리세스 채널용 트렌치를 포함하는 반도체 기판 상에 형성되는 게이트절연막; 상기 트렌치의 상부에 게이트 스택을 위해 형성되는 폴리실리콘막; 상기 폴리실리콘막의 상부에 U자형으로 형성되는 금속실리사이드막; 상기 금속실리사이드막의 내면 프로파일을 따라 형성되는 금속질화막; 상기 금속질화막의 내측으로 채워지는 금속막; 및 상기 구조의 상부로 형성되는 하드마스크를 포함하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 구조를 제시한다.
이때 상기 금속실리사이드막, 금속질화막 및 텅스텐막의 상단은 모두 동일한 높이로 하드마스크와 접하도록 형성하는 것이 바람직하다.
상기 금속실리사이드막은 텅스텐실리사이드막이고, 상기 금속질화막은 텅스텐질화막이며, 상기 금속막은 텅스텐막으로 형성하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위해 본 발명은 활성영역을 한정하도록 필드산화막이 형성된 반도체기판의 활성영역 상에 리세스 채널 형성을 위한 트렌치를 형성하는 단계; 상기 트렌치를 포함한 반도체 기판 상에 게이트절연막를 형성하고, 트렌치가 매립되도록 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 금속실리사이드막을 형성한 후, 소망하는 게이트의 폭보다 좁은 폭이 되도록 식각하여 금속 실리사이드 트렌치(trench)를 형성하는 단계; 상기 금속실리사이드 트렌치의 프로파일을 따라 상기 금속실리사이드막 상에 금속질화막을 형성하는 단계; 상기 금속질화막 상에 금속 실리사이드 트렌치가 매립되도록 금속막을 형성하는 단계; 상기 금속실리사이드막이 노출되도록 상기 금속막 및 금속질화막을 평탄화하는 단계; 상기 노출된 금속실리사이드막 상에 소망하는 게이트의 폭을 갖는 하드마스크막 패턴을 형성하는 단계; 및 상기 하드마스크막 패턴을 식각장벽으로 이용해서 금속실리사이드막, 폴리실리콘막 및 게이트절연막을 선택적으로 식각하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법을 제시한다.
상기 금속실리사이드막은 텅스텐실리사이드막이고, 상기 금속질화막은 텅스텐질화막이며, 상기 금속막은 텅스텐막으로 하는 것이 바람직하다.
상기 게이트를 위한 트렌치를 형성한 이후에, 웰 및 채널 이온을 주입하는 단계를 더 포함할 수 있다.
상기 게이트절연막은 30Å~50Å의 두께로 형성되는 것이 바람직하다.
상기 트렌치를 매립하기 위한 폴리실리콘막은 600Å~800Å의 두께의 도프드(doped) 폴리실리콘으로 형성하는 것이 바람직하다.
상기 텅스텐 실리사이드막은 1200Å~1500Å의 두께로 형성하고, 상기 텅스텐 실리사이드 트렌치는 600Å~800Å의 깊이로 형성하는 것이 바람직하다.
상기 텅스텐 질화막의 두께는 40Å~70Å으로 형성하고, 상기 텅스텐막의 두께는 300Å~700Å으로 형성하는 것이 바람직하다.
상기 평탄화하는 단계는 CMP로 수행하되, 금속실리사이드막도 50Å~100Å 정도 식각되도록 평탄화하는 것이 바람직하다.
상기 하드마스크는 2000Å~2500Å 두께의 질화막으로 형성하는 것이 바람직하다.
본 발명은 텅스텐질화막과 폴리실리콘막의 계면에서 유전막 형성을 방지함으로 워드라인(Word Line) 신호지연(RC delay) 현상이 발생되지 않게되어 반도체 소자의 동작 속도가 저하가 방지된다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석될 이유는 없다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자들에게 본 발명을 충분히 설명하기 위해서 제공되는 것으로 본 발명은 청구항의 범주에 의해서만 정의된다.
또한 도면에서 여러층 및 영역을 명확하게 표현하기 위하여 두께를 확대 또는 축소하거나 일부 간략히 나타내었고 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 부여하였다.
도 3은 본 발명의 실시예에 따른 리세스 게이트 전극 구조를 설명하기 위해 도시한 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 리세스 게이트 전극구조는 활성영역을 한정하도록 형성되는 필드산화막(111)을 포함하는 반도체기판(110)의 활성영역에 트렌치(121)를 형성할 수 있고, 이 트렌치(121)를 형성한 반도체 기판(110) 상에 게이트절연막(130)을 형성한 후 폴리실리콘막(140)이 형성될 수 있다.
폴리실리콘막(140)의 상부에는 U자형으로 형성되는 금속실리사이드막(151)이 형성될 수 있다. 금속실리사이드막(151)의 내면 프로파일을 따라 텅스텐질화막(152)이 형성될 수 있다. 이 텅스텐질화막(152)의 내측으로는 텅스텐막(153)을 채워 넣게 될 수 있다.
위에 설명한바와 같이 텅스텐막(153)을 U자형태로 이루어진 금속실리사이드 막(151)과 텅스텐질화막(152)이 감싸게 되는 구조로 형성될 수 있다.
상기 구조의 상부로 하드마스크(170)가 형성될 수 있다.
이때 상기 금속실리사이드막(151), 텅스텐질화막(152) 및 텅스텐막(153)의 상단은 모두 동일한 높이로 하드마스크(170)와 접하도록 형성될 수 있다.
따라서 반도체 소자 제조 공정 중에 텅스텐막(153)과 텅스텐질화막(152)이 금속실리사이드막(151)과 하드마스크(170)에 완전히 감싸여진 상태로 유지되기 때문에 측면도 공정 중에 노출되지 않게 된다.
이하에서는 본 발명의 실시예에 따른 리세스 게이트 전극의 형성방법을 설명한다. 도 4a 내지 도 4f는 도 3 에 도시한 리세스 게이트 전극의 형성방법을 설명하기 위해 도시한 공정 단면도이다.
먼저 도 4a를 참조하면, 활성영역을 한정하도록 필드산화막(111)이 형성된 반도체기판(110)의 활성영역 상에 리세스 채널 형성을 위한 트렌치(121)를 형성할 수 있다. 이는 통상의 포토레지스트막을 형성하고 반도체기판(110)을 선택적으로 식각하여 리세스 채널 형성을 위한 트렌치(121)를 형성할 수 있다.
이때 리세스 채널 형성을 위한 트렌치(121)가 형성된 이후에, 웰(well) 및 채널 이온 주입(channel implant)공정을 더 수행할 수 있다.
도 4b를 참조하면, 트렌치(121)를 포함하는 반도체 기판(110) 상에 게이트절연막(130)을 형성하고 그 상부로 트렌치(121)가 매립되도록 폴리실리콘막(140)을 형성할 수 있다.
이때 게이트절연막(130)은 30Å~50Å의 두께로 형성되는 것이 바람직하다.
또한 트렌치(121)를 매립하기 위한 폴리실리콘막(140)은 600Å~800Å의 두께의 도프트(doped) 폴리실리콘으로 형성하는 것이 바람직하다.
다음으로 금속실리사이드막(151)을 이 폴리실리콘막(140) 상의 전면에 형성하고, 그 위에 포토레지스트막(160)을 형성한다. 이때 금속사이드막(151)은 1200Å~1500Å의 두께로 형성하는 것이 바람직하다. 이 금속실리사이드막(151)은 텅스텐실리사이드막으로 형성하는 것이 바람직하다.
또, 상기 폴리실리콘막(140) 상에 금속실리사이드막(151)을 형성한 후, 게이트의 위치를 선택적으로 식각하되, 소망하는 게이트의 폭보다 좁은 폭이 되도록 식각하여 금속 실리사이드 트렌치(161)를 형성할 수 있다.
즉, 트렌치(121) 형성시 사용한 동일한 마스크로 선택적 식각을 수행하여 게이트의 위치에 금속 실리사이드 트렌치(trench)(161)를 형성할 수 있다. 이때에 금속 실리사이드 트렌치(161)는 600Å~800Å의 깊이로 형성하는 것이 바람직하다.
도 4c를 참조하면, 상기 포토레지스트(160)를 제거(PR strip)하고 금속실리사이드막(151) 위에 금속질화막(152)을 형성한다. 특히 금속질화막(152)은 금속실리사이드 트렌치(161)의 프로파일을 따라 일정한 두께로 형성될 수 있다.
이 금속질화막(152)은 텅스텐질화막으로 형성하는 것이 바람직하다.
이때의 금속질화막(152) 두께는 40Å~70Å으로 형성하는 것이 바람직하다.
그 다음에 금속 실리사이드 트렌치(161)가 매립되도록 금속막(153)을 형성한다. 이때 금속막(153)의 두께는 300Å~700Å으로 형성하는 것이 바람직하다. 또 이 금속막(153)은 텅스텐으로 형성하는 것이 바람직하다.
도 4d를 참조하면, 금속실리사이드막(151)이 노출되도록 금속막(153) 및 금속질화막(152)을 평탄화할 수 있다. 이때 금속막(153) 및 금속질화막(152)의 평탄화는 CMP(Chemical Mechanical Polish/Planarization)로 수행하되, 금속실리사이드막(151)도 50Å~100Å 정도 식각되도록 평탄화하는 것이 바람직하다.
도 4e를 참조하면, 노출된 금속실리사이드막(151) 전면에 하드마스크(170)를 형성할 수 있다. 이때 하드마스크(170)는 2000Å~2500Å 두께의 질화막(nitride)으로 형성하는 것이 바람직하다.
하드마스크(170)가 형성되면 도면에는 도시하지 않은 포토레지스트를 형성하고 게이트 마스크를 사용하여 하드마스크(170)를 패터닝(patterning) 할 수 있다. 그리고 포토레지스트는 제거한다.
도 4f를 참조하면 패터닝된 하드마스크(170)를 식각장벽으로 금속실리사이드막(151), 폴리실리콘막(140) 및 게이트절연막(130)을 선택적으로 식각하여 게이트 스택을 형성한다.
이때 금속실리사이드막(151)이 텅스텐질화막(152)의 측면을 실링하게 되고, 텅스텐질화막(152)은 텅스텐막(153)을 실링할 수 있게 된다.
이와 같이 텅스텐질화막(152)과 텅스텐막(153)이 텅스텐실리사이드(151)에 의해 측면이 완전히 실링(sealing)되어 반도체 소자 제조 공정 중에 폴리 실리콘 계면의 산화 분위기에서의 노출을 방지할 수 있게 된다.
상술한 본 발명의 실시예에서는 트렌치 형태의 텅스텐 실리사이드막에 매립된 텅스텐질화막과 텅스텐막으로 이루어진 텅스텐게이트의 구조에 의해서 텅스텐과 폴리 실리콘 계면에서의 이상 산화와 유전막 형성이 차단될 수 있다. 이로써 SiNx막과 SiON막 들에서 기인되는 워드라인(word line) 신호지연(RC delay) 현상도 방지되어 소자의 동작 속도가 결론적으로 향상될 수 있다. 이점은 고속 동작을 요구하는 소자의 제조에 매우 유리하게 적용시킬 수도 있다.
또한 텅스텐과 하드마스크 질화막의 직접적인 계면접촉에서 발생되었던 스트레스(stress)의 일부를 텅스텐실리사이드와 하드마스크가 직접 계면접촉하게 됨에 의해 스트레스의 버퍼(buffer) 완충역할을 할 수도 있다. 따라서 텅스텐 게이트 전극의 스트레스에 의한 SILC(street induced leakage current) 및 DIC(interface trap density) 특성도 개선될 수 있다.
한편, 본 발명의 실시예에 의하면, 기존의 텅스텐 게이트 공정에 필수적이었던 선택적 산화공정(selective oxidation) 대신 텅스텐실리사이드 게이트 전극 제조시에 사용되는 게이트 라이트 산화(gate light ox)공정을 수행할 수도 있기 때문에 양산성과 신뢰성도 얻을 수 있다.
상술한 본 발명에 따르면, 계면 유전막 형성과 텅스텐 이상 산화현상이 방지 될 수 있다. 따라서 게이트 전극의 저항이 높아짐에 의한 워드라인에 신호 지연 현상이 방지되어 소자의 동작 속도 저하가 발생하지 않을 수 있다. 이는 고속 동작 소자의 제조에 매우 유리하게 적용시킬 수 있다.
또 텅스텐과 하드마스크 질화막의 직접적인 계면접촉에서 발생되었던 스트레스(stress)도 텅스텐실리사이드와 하드마스크의 계면접촉에 의해 스트레스의 버 퍼(buffer) 완충이 이루어질 수 있다. 따라서 텅스텐 게이트 전극의 스트레스에 의한 SILC 및 DIC 특성도 개선될 수 있다.
이상 본 발명을 바람직한 실시예를 통하여 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함이 명백하다.

Claims (15)

  1. 활성영역을 한정하도록 형성되는 필드산화막을 포함하는 반도체기판;
    상기 반도체 기판의 활성영역에 형성된 리세스 채널용 트렌치;
    상기 리세스 채널용 트렌치를 포함하는 반도체 기판 상에 형성되는 게이트절연막;
    상기 트렌치의 상부에 게이트 스택을 위해 형성되는 폴리실리콘막;
    상기 폴리실리콘막의 상부에 U자형으로 형성되는 금속실리사이드막;
    상기 금속실리사이드막의 내면 프로파일을 따라 형성되는 금속질화막;
    상기 금속질화막의 내측으로 채워지는 금속막; 및
    상기 구조의 상부로 형성되는 하드마스크를 포함하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 구조.
  2. 제 1 항에 있어서, 상기 금속실리사이드막, 금속질화막 및 금속막의 상단은 모두 동일한 높이로 하드마스크와 접하도록 형성되는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 구조.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 금속실리사이드막은 텅스텐실리사이드막이고, 상기 금속질화막은 텅스텐질화막이며, 상기 금속막은 텅스텐막임을 특징으로 하는 반도체소자의 리세스 게이트 전극 구조.
  4. 활성영역을 한정하도록 필드산화막이 형성된 반도체기판의 활성영역 상에 리세스 채널 형성을 위한 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 반도체 기판 상에 게이트절연막를 형성하고, 트렌치가 매립되도록 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 금속실리사이드막을 형성한 후, 소망하는 게이트의 폭보다 좁은 폭이 되도록 식각하여 금속 실리사이드 트렌치(trench)를 형성하는 단계;
    상기 금속실리사이드 트렌치의 프로파일을 따라 상기 금속실리사이드막 상에 금속질화막을 형성하는 단계;
    상기 금속질화막 상에 금속 실리사이드 트렌치가 매립되도록 금속막을 형성하는 단계;
    상기 금속실리사이드막이 노출되도록 상기 금속막 및 금속질화막을 평탄화하는 단계;
    상기 노출된 금속실리사이드막 상에 소망하는 게이트의 폭을 갖는 하드마스크막 패턴을 형성하는 단계; 및
    상기 하드마스크막 패턴을 식각장벽으로 이용해서 금속실리사이드막, 폴리실리콘막 및 게이트절연막을 선택적으로 식각하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법.
  5. 제 4 항에 있어서, 상기 금속실리사이드막은 텅스텐실리사이드막이고, 상기 금속질화막은 텅스텐질화막이며, 상기 금속막은 텅스텐막임을 특징으로 하는 반도체소자의 리세스 게이트 전극 구조.
  6. 제 4 항에 있어서,
    상기 리세스 채널 형성을 위한 트렌치를 형성한 이후에, 웰 및 채널 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법.
  7. 제 4 항에 있어서, 상기 게이트절연막은 30Å~50Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법.
  8. 제 4 항에 있어서, 상기 트렌치를 매립하기 위한 폴리실리콘막은 600Å~800Å의 두께의 도프트(doped) 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법.
  9. 제 4 항에 있어서, 상기 금속실리사이드막은 1200Å~1500Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법.
  10. 제 4 항에 있어서, 상기 금속실리사이드 트렌치는 600Å~800Å의 깊이로 형 성하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법.
  11. 제 4 항에 있어서, 상기 금속질화막의 두께는 40Å~70Å으로 형성하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법.
  12. 제 4 항에 있어서, 상기 텅스텐막의 두께는 300Å~700Å으로 형성하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법.
  13. 제 4 항에 있어서, 상기 평탄화하는 단계는 CMP로 수행하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법.
  14. 제 13 항에 있어서, 상기 평탄화하는 단계는 금속실리사이드막도 50Å~100Å 정도 제거되도록 식각하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법.
  15. 제 4 항에 있어서,
    상기 하드마스크는 2000Å~2500Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 리세스 게이트 전극 형성방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100934854B1 (ko) * 2008-03-17 2009-12-31 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR20100005678A (ko) * 2008-07-07 2010-01-15 세이코 인스트루 가부시키가이샤 반도체 장치
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