KR100934854B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 리닝(Leaning) 불량을 막기 위하여, 리세스 게이트 구조 내에 게이트 옥사이드, 폴리실리콘층, 텅스텐층, 질화막을 매립하여 형성함으로써, 게이트 리닝(Leaning), 게이트 간의 브릿지(Bridge) 및 랜딩플러그 콘택 SAC(Self Aligned Contact) 불량을 방지하고, 랜딩플러그 형성 공정의 감소에 따른 반도체 소자의 수율을 향상시키는 기술을 개시한다.
Description
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 리닝(Leaning) 불량을 막기 위하여, 리세스 게이트 구조 내에 게이트 옥사이드, 폴리실리콘층, 텅스텐층, 질화막을 매립하여 형성함으로써, 게이트 리닝(Leaning), 게이트 간의 브릿지(Bridge) 및 랜딩플러그 콘택 SAC(Self Aligned Contact) 불량을 방지하고, 랜딩플러그 형성 공정의 감소에 따른 반도체 소자의 수율을 향상시키는 기술을 개시한다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다.
리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활 성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
그러나, 일반적인 게이트 구조는 리세스 게이트 영역과 게이트와의 오정렬에 의하여 리세스 게이트 영역에서 누설전류가 발생하는 문제가 있다. 따라서, 리세스 게이트 영역을 전구(Bulb)형으로 형성하는 리세스 게이트 형성 방법이 개발되었다.
벌브형 리세스 게이트 영역은 반도체 기판의 활성영역을 정의하고, 반도체 소자의 전기적 특성 향상을 위하여 활성영역에 불순물 이온 주입 공정을 수행한다.
다음에는, 활성영역의 게이트 예정 영역을 부분 식각하여 제 1 리세스 게이트 영역을 형성하고, 제 1 리세스 게이트 영역의 측벽에 열산화막을 형성한다.
그 다음에는, 열산화막을 식각 배리어(Barrier)로 이용하여 제 1 리세스 게이트 영역의 하부 반도체 기판을 소정 깊이 등방성 식각하여 제 2 리세스 게이트 영역을 형성한다.
이와 같이, 목(Neck) 모양의 제 1 리세스 게이트와 몸통(Body) 부분이 되는 제 2 리세스 게이트가 결합되어 하나의 리세스 게이트 영역이 되는 벌브형 리세스 게이트 영역을 형성한다.
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 활성영역(110)을 정의하는 소자분리막(120)을 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하다.
다음에는, 반도체 기판(100) 상부에 패드 산화막을 형성한 후, 활성영 역(110)에 채널 이온주입 공정을 수행한다.
그 다음에는, 패드 산화막 상부에 하드마스크 폴리실리콘층을 형성한 후, 하드마스크 폴리실리콘층 상부에 반사방지막을 형성한다.
다음에는, 반사방지막 상부에 리세스 게이트 예정 영역을 정의하는 감광막 패턴을 형성한다.
감광막 패턴을 마스크로 반사방지막, 하드마스크 폴리실리콘층, 패드 산화막 및 반도체 기판(100)을 순차적으로 식각하여 제 1 리세스 게이트 영역(130)을 형성한다.
그 다음에는, 감광막 패턴, 반사방지막 및 하드마스크 폴리실리콘층을 제거한다.
다음에는, 제 1 리세스 게이트 영역(130)의 바닥 부분 모서리에 이온 임플란트 공정을 수행한다.
그 다음에는, 제 1 리세스 게이트 영역(130)을 포함하는 반도체 기판(100) 전면을 산화시킨 후, 전면 식각 공정을 수행하여 제 1 리세스 게이트 영역(130)의 바닥면을 등방성 식각함으로써 구형의 제 2 리세스 게이트 영역(140)을 형성한다.
다음에는, 패드 산화막을 제거하고, 제 1 및 제 2 리세스 게이트 영역(130, 140)으로 형성되는 벌브형 리세스 게이트 영역(150)을 형성하되, 벌브형 리세스 게이트 영역(150)의 목 부분과 몸통 부분의 경계 부분이 라운딩(Rounding)된 모양으로 형성되도록 한다.
그 다음에는, 벌브형 리세스 게이트 영역(150)을 포함하는 반도체 기판(100) 표면에 게이트 산화막(160)을 형성한 후 게이트 폴리실리콘층(170), 금속층(180) 및 하드마스크층(190)을 순차적으로 형성한다.
다음에는, 게이트 마스크를 이용한 식각공정으로 하드마스크층(190), 금속층(180), 게이트 폴리실리콘층(170) 및 게이트 산화막(160)을 순차적으로 식각하고, 질화막(191)을 전체 표면에 형성하여 벌브형 리세스 게이트 영역(150)을 포함하는 게이트(192)를 형성한다.
상기한 바와 같이 종래 기술에 따른 반도체 소자의 형성 방법은, 게이트의 종횡비(High Aspect Ratio)가 증가할수록 게이트 리닝(Leaning) 현상이 발생하고, 게이트 간의 브릿지(Bridge) 및 랜딩플러그 콘택 SAC(Self Aligned Contact) 페일(Fail) 불량을 유발하는 문제가 있다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 리닝(Leaning) 불량을 막기 위하여, 리세스 게이트 구조 내에 게이트 옥사이드, 폴리실리콘층, 텅스텐층, 질화막을 매립하여 형성함으로써, 게이트 리닝(Leaning), 게이트 간의 브릿지(Bridge) 및 랜딩플러그 콘택 SAC(Self Aligned Contact) 불량을 방지하고, 랜딩플러그 형성 공정의 감소에 따른 반도체 소자의 수율을 향상시키는 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판에 리세스 게이트 영역을 형성하는 단계와,
상기 리세스 게이트 영역을 포함한 전체 표면상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계와,
상기 폴리실리콘층 및 게이트 산화막을 식각하여 리세스 게이트 영역의 저부에 상기 폴리실리콘층 및 게이트 산화막을 남겨놓는 단계와,
상기 리세스 게이트 영역을 포함한 전체 표면상에 산화막 및 완충막을 형성하는 단계와,
상기 산화막 및 완충막을 에치백하여 상기 활성영역을 노출시키는 단계;
전체 표면상에 금속층을 형성하는 단계와,
상기 금속층을 에치백하여 상기 활성영역을 노출시키되, 상기 금속층을 상기 리세스 게이트 영역의 상기 완충막 상에 남기는 단계 및
상기 리세스 게이트 영역에 질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 금속층은 텅스텐층으로 형성하는 것과,
상기 완충막은 질화막으로 형성하는 것과,
상기 완충막은 금속층의 산화 방지를 목적으로 형성하는 것과,
상기 질화막은 상기 활성 영역이 노출될 때까지 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 활성영역(210)을 정의하는 소자분리막(220)을 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다.
다음에는, 반도체 기판(200) 상부에 패드 산화막을 형성한 후, 활성영역(210)에 채널 이온주입 공정을 수행한다.
그 다음에는, 패드 산화막 상부에 하드마스크 폴리실리콘층을 형성한 후, 하드마스크 폴리실리콘층 상부에 반사방지막을 형성한다.
다음에는, 반사방지막 상부에 리세스 게이트 예정 영역을 정의하는 감광막 패턴을 형성한다.
감광막 패턴을 마스크로 반사방지막, 하드마스크 폴리실리콘층, 패드 산화막 및 반도체 기판(200)을 순차적으로 식각하여 제 1 리세스 게이트 영역(230)을 형성한다.
그 다음에는, 감광막 패턴, 반사방지막 및 하드마스크 폴리실리콘층을 제거 한다.
다음에는, 제 1 리세스 게이트 영역(230)의 바닥 부분 모서리에 이온 임플란트 공정을 수행한다.
그 다음에는, 제 1 리세스 게이트 영역(230)을 포함하는 반도체 기판(200) 전면을 산화시킨 후, 전면 식각 공정을 수행하여 제 1 리세스 게이트 영역(230)의 바닥면을 등방성 식각함으로써 구형의 제 2 리세스 게이트 영역(240)을 형성한다.
다음에는, 패드 산화막을 제거하고, 제 1 및 제 2 리세스 게이트 영역(230, 240)으로 형성되는 벌브형 리세스 게이트 영역(250)을 형성하되, 벌브형 리세스 게이트 영역(250)의 목 부분과 몸통 부분의 경계 부분이 라운딩(Rounding)된 모양으로 형성되도록 한다.
그 다음에는, 벌브형 리세스 게이트 영역(250)을 포함하는 전체 표면상에 게이트 산화막(260)을 형성한다.
다음에는, 게이트 산화막(260) 상에 게이트 폴리실리콘층(270)을 형성한다.
도 2b를 참조하면, 폴리실리콘층(270) 및 게이트 산화막(260)을 에치백(Etchback) 공정으로 벌브형 리세스 게이트 영역(250)의 저부에 폴리실리콘층(270) 및 게이트 산화막(260)을 남겨놓는다.
도 2c 및 도 2d를 참조하면, 벌브형 리세스 게이트 영역(250)을 포함한 전체 표면상에 산화막(280) 및 완충막(290)을 형성한다.
이때, 완충막(290)은 질화막으로 형성하는 것이 바람직하다.
또한, 완충막(290)은 텅스텐층의 산화 방지를 목적으로 하는 것이 바람직하 다.
도 2e를 참조하면, 산화막(280) 및 완충막(290)을 에치백(Etchback) 공정으로 활성영역(210)을 노출시킨다.
도 2f를 참조하면, 벌브형 리세스 게이트 영역(250)을 포함한 전체 표면상에 텅스텐층(300)을 형성한다.
도 2g를 참조하면, 텅스텐층(300)을 에치백(Etchback) 공정으로 활성영역(210)을 노출시키고, 텅스텐층(300)은 벌브형 리세스 게이트 영역(250)의 완충막(290) 상에 남는다.
도 2h 및 도 2i를 참조하면, 벌브형 리세스 게이트 영역(250)을 포함한 전체 표면상에 질화막(310)을 형성한다.
다음에는, 질화막(310)은 활성영역(210)이 노출될 때까지 평탄화 식각되어 반도체 기판(200) 내에 매립된 벌브형 리세스 게이트(320)를 완성한다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 리닝(Leaning) 불량을 막기 위하여, 리세스 게이트 구조 내에 게이트 옥사이드, 폴리실리콘층, 텅스텐층, 질화막을 매립하여 형성함으로써, 게이트 리닝(Leaning), 게이트 간의 브릿지(Bridge) 및 랜딩플러그 콘택 SAC(Self Aligned Contact) 불량을 방지하고, 랜딩플러그 형성 공정의 감소에 따른 반도체 소자의 수율을 향상시키는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 반도체 기판에 리세스 게이트 영역을 형성하는 단계;상기 리세스 게이트 영역을 포함한 전체 표면상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층 및 게이트 산화막을 식각하여 리세스 게이트 영역의 저부에 상기 폴리실리콘층 및 게이트 산화막을 남겨놓는 단계;상기 리세스 게이트 영역을 포함한 전체 표면상에 산화막 및 완충막을 형성하는 단계;상기 산화막 및 완충막을 에치백하여 활성영역을 노출시키는 단계;전체 표면상에 금속층을 형성하는 단계;상기 금속층을 에치백하여 상기 활성영역을 노출시키되, 상기 금속층을 상기 리세스 게이트 영역의 상기 완충막 상에 남기는 단계; 및상기 리세스 게이트 영역에 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐층으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 완충막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 완충막은 금속층의 산화 방지를 목적으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 질화막은 상기 활성 영역이 노출될 때까지 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101729330B1 (ko) | 2010-12-30 | 2017-04-25 | 에스케이하이닉스 주식회사 | 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법 |
| US9985034B2 (en) | 2015-01-05 | 2018-05-29 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160123067A (ko) | 2015-04-15 | 2016-10-25 | 에스케이하이닉스 주식회사 | 전자 장치 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970054267A (ko) * | 1995-12-29 | 1997-07-31 | 김주용 | 플레쉬 메모리 소자 및 그 제조방법 |
| KR100620979B1 (ko) * | 2004-06-14 | 2006-09-08 | 인피네온 테크놀로지스 아게 | Ｆｅｔ 디바이스용 게이트 스택 구조체 및 금속 층을포함하여 이루어지는 다층 게이트 스택 구조체를 제조하는방법 |
| KR20070109113A (ko) * | 2006-05-09 | 2007-11-15 | 주식회사 하이닉스반도체 | 반도체소자의 리세스 게이트 전극 구조 및 그 형성방법 |
-
2008
- 2008-03-17 KR KR1020080024623A patent/KR100934854B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970054267A (ko) * | 1995-12-29 | 1997-07-31 | 김주용 | 플레쉬 메모리 소자 및 그 제조방법 |
| KR100620979B1 (ko) * | 2004-06-14 | 2006-09-08 | 인피네온 테크놀로지스 아게 | Ｆｅｔ 디바이스용 게이트 스택 구조체 및 금속 층을포함하여 이루어지는 다층 게이트 스택 구조체를 제조하는방법 |
| KR20070109113A (ko) * | 2006-05-09 | 2007-11-15 | 주식회사 하이닉스반도체 | 반도체소자의 리세스 게이트 전극 구조 및 그 형성방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101729330B1 (ko) | 2010-12-30 | 2017-04-25 | 에스케이하이닉스 주식회사 | 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법 |
| US9985034B2 (en) | 2015-01-05 | 2018-05-29 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
| US10050041B1 (en) | 2015-01-05 | 2018-08-14 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
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