KR20070077393A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 종래의 벌브형 리세스 게이트에 있어서 벌브 부분에서 리세스 게이트 간에 단락이 발생하거나, 기생캐패시턴스가 발생하여 반도체 소자의 특성이 저하되는 문제를 해결하기 위하여, 계란형의 제 1 리세스 게이트 영역을 먼저 형성한 후 그 하부에 계란형의 제 2 리세스 게이트 영역을 형성함으로써, 리세스 게이트 영역의 깊이를 효율적으로 증가시킬 수 있고, 리세스 게이트 영역 사이의 공간을 충분히 확보하여 공정 마진을 증가시킬 수 있도록 하는 발명에 관한 것이다.
Description
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 종래의 벌브형 리세스 게이트에 있어서 벌브 부분에서 리세스 게이트 간에 단락이 발생하거나, 기생캐패시턴스가 발생하여 반도체 소자의 특성이 저하되는 문제를 해결하기 위하여, 계란형의 제 1 리세스 게이트 영역을 먼저 형성한 후 그 하부에 계란형의 제 2 리세스 게이트 영역을 형성함으로써, 리세스 게이트 영역의 깊이를 효율적으로 증가시킬 수 있고, 리세스 게이트 영역 사이의 공간을 충분히 확보하여 공정 마진을 증가시킬 수 있도록 하는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
그러나, 일반적인 게이트 구조는 리세스 게이트 영역의 선폭을 좁고 깊게 형성해야 하는 문제가 있다. 또한, 리세스 게이트 영역과 게이트와의 오정렬에 의하여 리세스 게이트 영역에서 누설전류가 발생하는 문제가 있다. 따라서, 리세스 게이트 영역을 전구 모양으로 형성하는 벌브(Bulb)형 리세스 게이트 영역 형성 방법이 개발되었다.
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(10)의 활성영역(20)을 정의하는 소자분리막(30)을 형성한다. 다음에는, 활성영역(20)의 게이트 예정 영역을 부분 식각하여 제 1 리세스 게이트 영역(40)을 형성하고, 제 1 리세스 게이트 영역(40)의 하부 반도체 기판을 소정 깊이 등방성 식각하여 제 2 리세스 게이트 영역(45)을 형성한다. 이와 같이, 목(Neck) 모양의 제 1 리세스 게이트(40)와 몸통(Body) 부분이 되는 제 2 리세스 게이트(45)가 결합되어 하나의 리세스 게이트 영역이 되는 벌브형 리세스 게이트 영역을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 형성 방법은 벌브형 리세스 게이트 영역을 형성함으로써, 리세스 게이트 영역의 한계를 극복하고자 하였다. 그러나 반도체 소자가 고집적화 될 수록 반도체 소자의 크기가 감소하여 리세스 게이트 영역 의 간격이 좁아지고 벌브 부분이 서로 접합되어 단락되는 문제가 발생할 수 있다. 또한, 단락 현상이 발생하지 않더라도 리세스 게이트 영역 사이의 간격이 좁아져 기생캐패시턴스가 발생하여 반도체 소자의 전기적 특성을 저하시키는 문제가 발생한다.
상기 문제점을 해결하기 위하여, 본 발명은 계란형의 제 1 리세스 게이트 영역을 먼저 형성한 후 그 하부에 계란형의 제 2 리세스 게이트 영역을 형성함으로써, 리세스 게이트 영역의 깊이를 효율적으로 증가시킬 수 있고, 리세스 게이트 영역 사이의 공간을 충분히 확보하여 공정 마진을 증가시킬 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법은
반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와,
상기 활성영역의 게이트 예정 영역을 소정 부분 습식 식각하여 계란형의 제 1 리세스 게이트 영역을 형성하는 단계 및
상기 제 1 리세스 게이트 영역 하부의 활성영역을 습식 식각하여 제 2 리세스 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 2 리세스 게이트 영역은 계란형으로 형성하는 것을 특징한다.
아울러, 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법은
반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와,
상기 활성영역을 식각하여 트렌치를 형성하고 이를 매립하는 제 1 Si-Ge층, 제 1 Si층, 제 2 Si-Ge층 및 제 2 Si층의 적층 구조를 형성하는 단계와,
게이트 예정 영역의 제 2 Si층, 제 2 Si-Ge층, 제 1 Si층 및 제 1 Si-Ge층 적층 구조를 건식 식각하여 리세스 게이트 영역을 형성하는 단계 및
상기 리세스 게이트 영역의 측벽을 습식 식각하여 제 1 리세스 게이트 영역및 제 2 리세스 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 한다. 이때, 상기 제 1 및 제 2 리세스 게이트 영역은 Si층과 Si-Ge층의 식각 선택비에 의하여 각각 계란형 모양으로 형성되는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 활성영역(120)을 정의하는 소자분리막(110)을 형성한다. 이때, 소자분리막(110)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하다.
도 2b를 참조하면, 반도체 기판(100) 전면에 패드층(140)을 형성한다. 다음에는, 리세스 게이트 영역을 노출시키는 감광막 패턴(150)을 형성한다.
도 2c를 참조하면, 감광막 패턴(150)을 이용하여 패드층(140)을 식각하고, 패드층(140)을 하드마스크로 이용하여 리세스 게이트 예정 영역의 활성영역(120)을 소정 깊이 습식 식각 하여 제 1 리세스 게이트 영역(160)을 형성한다. 이때, 제 1 리세스 게이트 영역(160)은 계란형으로 형성되는 것이 바람직하다. 다음에는, 감광막 패턴(150) 및 패드층(140)을 제거한다.
도 2d를 참조하면, 제 1 리세스 게이트 영역(160)을 포함하는 반도체 기판(100) 전체 표면에 산화막층(170)을 형성한 후 전면 식각 공정을 수행하여 제 1 리세스 게이트 영역(160)의 바닥 부분이 노출되도록 한다.
도 2e를 참조하면, 산화막층(170)을 식각 마스크로 이용하고, 제 1 리세스 게이트 영역(160) 하부의 노출된 활성영역(120)을 소정 깊이 습식 식각하여 계란형의 제 2 리세스 게이트 영역(180)을 형성한다. 다음에는, 산화막층(170)을 제거한다. 여기서, 제 1 리세스 게이트 영역(160) 및 제 2 리세스 게이트 영역(180)에 의해서 리세스 게이트 영역의 깊이를 효율적으로 형성할 수 있고, 리세스 게이트 영역 사이의 공간을 충분히 확보하여 공정 마진을 증가시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(200) 상에 활성영역(220)을 정의하는 소자분리막(210)을 형성한다. 이때, 소자분리막(210)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하다. 다음에는, 활성영역(220)을 소정 깊이 식각하고 제 1 Si-Ge층(240), 제 1 Si층(245), 제 2 Si-Ge층(250) 및 제 2 Si층(255)을 순차적으로 적층시킨다.
도 3b를 참조하면, 반도체 기판(200) 전면에 패드층(240)을 형성한다. 다음에는, 리세스 게이트 영역을 노출시키는 감광막 패턴(250)을 형성한다.
도 3c를 참조하면, 감광막 패턴(250)을 이용하여 패드층(240)을 식각하고, 패드층(240)을 하드마스크로 이용하여 리세스 게이트 예정 영역의 제 2 Si층(255), 제 2 Si-Ge층(250), 제 1 Si층(245) 및 제 1 Si-Ge층(240)을 순차적으로 건식 식각하여 리세스 게이트 영역(270)을 형성한다. 다음에는, 감광막 패턴(250) 및 패드층(240)을 제거한다.
도 3d를 참조하면, 리세스 게이트 영역(270)의 측벽을 습식 식각한다. 이때, 제 1 Si층(245) 및 제 1 Si-Ge층(240)의 식각 선택비차이로 인해서 형성되는 계란형의 제 1 리세스 게이트 영역(290)과 제 2 Si층(255) 및 제 2 Si-Ge층(250)의 식각 선택비차이로 인해서 형성되는 계란형의 제 2 리세스 게이트 영역(280)이 형성된다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 계란형의 제 1 리세스 게이트 영역 및 제 2 리세스 게이트 영역이 서로 연결된 형태로 리세스 게이트 영역을 형성함으로써, 리세스 게이트 영역의 깊이를 효율적으로 증가시킬 수 있고, 리세스 게이트 영역 사이의 공간을 충분히 확보하여 기생캐패시터를 감소시키고 공정 마진을 증가시킬 수 있다.
이상에서 설명한 바와 같이, 종래의 벌브형 리세스 게이트에 있어서 벌브 부분에서 리세스 게이트 영역간에 간섭이 발생하여 반도체 소자의 특성을 저하시키는 문제를 해결하기 위하여, 계란형의 제 1 리세스 게이트 영역을 먼저 형성한 후 그 하부에 계란형의 제 2 리세스 게이트 영역을 형성함으로써, 리세스 게이트 영역의 깊이를 효율적으로 증가시킬 수 있고, 리세스 게이트 영역 사이의 공간을 충분히 확보하여 공정 마진을 증가시킬 수 있다. 따라서, 본 발명에 따른 반도체 소자의 형성 방법은 고 집적 반도체 소자의 숏 채널 효과 방지 및 리프레쉬 특성을 개선하고, 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;상기 활성영역의 게이트 예정 영역을 소정 부분 습식 식각하여 계란형의 제 1 리세스 게이트 영역을 형성하는 단계; 및상기 제 1 리세스 게이트 영역 하부의 활성영역을 습식 식각하여 제 2 리세스 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 2 리세스 게이트 영역은 계란형으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;상기 활성영역을 식각하여 트렌치를 형성하고 이를 매립하는 제 1 Si-Ge층, 제 1 Si층, 제 2 Si-Ge층 및 제 2 Si층의 적층 구조를 형성하는 단계;게이트 예정 영역의 제 2 Si층, 제 2 Si-Ge층, 제 1 Si층 및 제 1 Si-Ge층 적층 구조를 건식 식각하여 리세스 게이트 영역을 형성하는 단계; 및상기 리세스 게이트 영역의 측벽을 습식 식각하여 제 1 리세스 게이트 영역및 제 2 리세스 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도 체 소자의 형성 방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 리세스 게이트 영역은 Si층과 Si-Ge층의 식각 선택비에 의하여 각각 계란형 모양으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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