KR101037694B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
반도체 소자 및 그의 제조방법이 개시되어 있다. 반도체 소자는 반도체 기판의 표면으로부터 지정된 깊이로 형성된 리세스부와, 리세스부에 의하여 형성된 반도체 기판의 내측면 상에 부착된 복수개의 증착물들을 산화시켜 형성된 산화 증착물들을 식각하여 각 산화 증착물들과 대응하는 내측면 상에 형성된 제1 요철부 및 증착물들에 의하여 노출된 내측면을 산화시켜 형성된 산화막을 식각하여 내측면 상에 형성된 제2 요철부를 포함하는 채널 길이 조절부와, 리세스부 내에 배치되며 반도체 기판으로부터 돌출된 게이트 구조물을 포함한다. 이로써, 본 발명에 따른 채널 길이 조절부를 형성함으로써, 게이트 구조물의 채널 길이를 증가시켜 리프레쉬 특성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이가 감소하게 되면서 문턱 전압이 급격히 낮아지는, 이른바 단 채널 효과가 발생하게 되었다.
이에, 유효 채널 길이를 확보할 수 있는 다양한 형태의 리세스 채널을 갖는 반도체 소자의 구현방법이 제안된 바 있다.
또한, 70nm급 이하 소자의 제조시 유효 채널 길이를 더욱 증가시키기 위해 리세스 게이트 형성 영역에 벌브 타입(Bulb type)의 홈을 형성하는 방법에 대한 연구가 진행되고 있다.
그러나, 반도체 소자의 디자인 룰이 감소함에 따라 소망하는 게이트의 채널 길이를 확보하기 위해 리세스 게이트용 홈의 직경을 증가시키거나, 이와 다르게, 상기 홈을 두 번의 식각 공정을 수행하여 형성하기 때문에, 상기 홈의 직경이 게이트들 사이의 간격보다 커지게 되거나, 상기 홈의 깊이가 깊어지게 된다.
이로 인해, 상기 홈들이 서로 오버랩(Overlap)될 가능성이 증가하여 공정 마 진이 감소되고, 상기 식각 공정에서 소자분리막의 손실되어 보이드(Void)가 발생하게 된다.
또한, 상기 소자분리막의 손실하게 되면, 상기 게이트들 사이의 간섭 현상으로 인하여 문턱 전압이 감소하게 되며, 상기 게이트의 전계(Electric field) 증가에 따른 GIDL(Gate Induced Drain Leakage) 증가 현상으로 인해 리프레쉬 특성이 열화하게 된다.
그 결과, 반도체 소자의 불량이 야기되어 반도체 소자의 특성이 저하하게 된다.
본 발명은 리세스 게이트의 채널 길이를 효과적으로 증가시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판의 표면으로부터 지정된 깊이로 형성된 리세스부와, 상기 리세스부에 의하여 형성된 반도체 기판의 내측면 상에 부착된 복수개의 증착물들을 산화시켜 형성된 산화 증착물들을 식각하여 상기 각 산화 증착물들과 대응하는 상기 내측면 상에 형성된 제1 요철부 및 상기 증착물들에 의하여 노출된 상기 내측면을 산화시켜 형성된 산화막을 식각하여 상기 내측면 상에 형성된 제2 요철부를 포함하는 채널 길이 조절부와, 상기 리세스부 내에 배치되며 상기 반도체 기판으로부터 돌출된 게이트 구조물을 포함한다.
여기서, 상기 제1 요철부의 면적은 상기 제2 요철부의 면적보다 작다.
상기 증착물들은 불규칙적으로 증착된다.
상기 증착물들은 비정질 실리콘이다.
상기 산화막은 실리콘 산화(SiO2)막이다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 반도체 기판의 표면으로부터 소정 깊이로 리세스부를 형성하는 단계와, 상기 리세스부에 대응하는 반도체 기판의 내측면 상에 증착물들을 형성하는 단계와, 상기 증착물들 및 상기 각 증착물들에 의하여 노출된 상기 내측면을 산화시켜 산화 증착물 및 산화막들을 각각 형성하는 단계와, 상기 산화 증착물 및 상기 산화막들을 상기 내측면으로부터 제거하여 상기 산화 증착물과 대응하는 부분에 형성된 제1 요철부 및 상기 산화막과 대응하는 부분에 형성된 제2 요철부를 갖는 채널 길이 조절부를 형성하는 단계를 포함한다.
상기 내측면 상에 증착물들을 형성하는 단계에서, 상기 증착물들은 비정질 실리콘이다.
상기 내측면 상에 증착물들을 형성하는 단계에서, 상기 증착물들은 불규칙적으로 증착된다.
상기 내측면 상에 증착물들을 형성하는 단계에서, 상기 증착물들은 섬(Island) 형상으로 형성된다.
상기 내측면 상에 증착물들을 형성하는 단계는, 상기 반도체 기판 상에 상기 리세스부의 개구를 일부 노출하는 캡핑막을 형성하는 단계와, 상기 캡핑막을 이용하여 상기 리세스부 내에 증착물들을 형성하는 단계를 포함한다.
상기 캡핑막을 형성하는 단계에서, 상기 캡핑막은 PECVD(Plasma enhanced chemical vapor deposition) 방식에 의하여 형성된다.
상기 캡핑막은 상기 산화 증착물 및 상기 산화막들을 상기 내측면으로부터 제거하는 공정에서 함께 상기 반도체 기판으로부터 제거된다.
상기 산화 증착물 및 상기 산화막들을 형성하는 단계에서, 상기 산화 증착물 및 상기 산화막들은 습식 산화된다.
상기 산화 증착물 및 상기 산화막들을 상기 내측면으로부터 제거하여 채널 길이 조절부를 형성하는 단계에서, 상기 산화 증착물 및 상기 산화막들은 습식 식각 공정 및 건식 식각 공정 중 어느 하나에 의하여 상기 내측면으로부터 제거된다.
상기 채널 길이 조절부를 형성하는 단계 이후에, 상기 리세스부 내에 상기 반도체 기판으로부터 돌출된 게이트 구조물을 형성하는 단계를 더 포함한다.
본 발명은 반도체 기판에 리세스부를 형성함에 있어서, 상기 리세스부에 의하여 형성된 반도체 기판의 내측면 상에 부착된 복수개의 증착물들을 산화시켜 형성된 산화 증착물들을 식각하여 상기 각 산화 증착물들과 대응하는 상기 내측면 상에 형성된 제1 요철부 및 상기 증착물들에 의하여 노출된 상기 내측면을 산화시켜 형성된 산화막을 식각하여 상기 내측면 상에 형성된 제2 요철부를 포함하는 채널 길이 조절부를 형성함으로써, 게이트의 채널 길이를 증가시켜 리프레쉬 특성 및 드 레인 유발 장벽 저하 (Drain Induced Barrier Lowering: DIBL)를 개선할 수 있다.
그 결과, 반도체 소자의 특성 및 제조 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에는 액티브(A)가 형성된다. 상기 반도체 기판(100) 상에는 상기 액티브(A)를 절연하는 소자분리막(102)이 형성된다.
상기 소자분리막(102)은, 예를 들어, SOD(Spin-On Dielectric)막 및 HPD(High Density Plasma)막 중 적어도 어느 하나의 막일 수 있다.
상기 반도체 기판(100)의 액티브(A)에는 표면으로부터 지정된 깊이를 갖는 리세스부(R)가 형성된다.
상기 리세스부(R)에 의하여 형성된 상기 반도체 기판(100)의 내측면 상에는 제1 요철부(H1) 및 제2 요철부(H2)를 포함하는 채널 길이 조절부(H)가 형성된다.
상기 제1 요철부(H1)의 면적은 상기 제2 요철부(H2)의 면적보다 작다.
상기 채널 길이 조절부(H)를 포함하는 상기 리세스부(R) 내에는 상기 반도체 기판(100)으로부터 돌출될 게이트 구조물(G)이 형성된다.
상기 게이트 구조물(G)은, 예를 들어, 절연물을 포함하는 게이트 절연막(108), 도전물을 포함하는 게이트 도전막(110) 및 절연물을 포함하는 게이트 하드마스크막(112)을 포함한다.
본 실시예에 의하면, 상기 채널 길이 조절부(H)를 형성함으로써, 게이트 구조물(G)의 채널 길이를 증가시켜 리프레쉬 특성 및 드레인 유발 장벽 저하 (Drain Induced Barrier Lowering: DIBL)를 개선할 수 있다.
이하, 도 2 내지 도 8들은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2는 반도체 기판에 액티브를 절연하는 소자분리막을 형성한 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에는 액티브(A)가 형성된다.
상기 반도체 기판(100) 상에는 상기 액티브(A)를 절연하는 소자분리막(102)이 형성된다.
상기 소자분리막(105)은, 예를 들어, 스핀 온 공정에 의하여 형성된 절연막(Spin-On Dielectric)을 포함하는 SOD막 및 고밀도 플라즈마(High Density Plasma) 공정에 의하여 형성된 절연막을 포함하는 HDP막 중 적어도 어느 하나의 막일 수 있다.
도 3은 도 2의 액티브에 리세스를 형성한 단면도이다.
도 3을 참조하면, 상기 반도체 기판(100) 상에 액티브(A)를 절연하는 소자분리막(102)이 형성된 후, 상기 반도체 기판(100)의 액티브(A)에는 표면으로부터 지정된 깊이를 갖는 리세스부(R)가 형성된다.
도 4는 도 3의 반도체 기판 상에 리세스부의 개구를 일부 노출하는 캡핑막을 형성한 단면도이다.
도 4를 참조하면, 상기 반도체 기판(100) 상에는 상기 리세스부(R)의 개구를 일부 노출하는 캡핑막(104)이 형성된다. 즉, 상기 캡핑막(104)을 상기 리세스부(R)의 개구 부분이 막히지 않도록 형성해준다.
상기 캡핑막(104)은, 예를 들어, 스텝 커버리지가 좋지 않은 PECVD(Plasma enhanced chemical vapor deposition) 방식에 의하여 형성된 절연막일 수 있으며, 상기 캡핑막(104)은, 예를 들어, 산화막 또는 질화막일 수 있다.
상기 캡핑막(104)은, 예를 들어, 약 10Å∼약 200Å의 두께를 갖는다.
도 5는 도 4의 캡핑막을 이용하여 리세스부 내에 증착물들을 형성한 단면도이다.
도 5를 참조하면, 상기 캡핑막(104)을 이용하여 상기 리세스부(R)에 대응하는 상기 반도체 기판(100)의 내측면 상에는 증착물(106)들이 형성된다. 상기 증착물(106)들은 상기 캡핑막(104) 상에도 형성된다.
상기 증착물(106)들은, 예를 들어, 비정질 실리콘이이며, 상기 증착물(106)들은 막질이 일정하게 자라지 않도록 하기 위하여 아주 얇은 두께로, 예를 들어, 불규칙적으로 증착된다.
상기 증착물(106)들은, 예를 들어, 약 10Å∼약 100Å의 두께를 갖는다.
한편, 상기 증착물(106)들을, 예를 들어, 약 10Å∼약 100Å의 두께로 형성할 경우, 상기 증착물(106)들은, 예를 들어, 섬(Island) 형상으로 형성하게 된다. 즉, 상기 증착물(106)들은 일정하게 증착되지 않고 듬성듬성 증착하게 된다.
도 6은 도 5의 증착물들 및 증착물들에 의하여 노출된 내측면을 산화시켜 산화 증착물 및 산화막들을 각각 형성한 단면도이다.
도 6을 참조하면, 상기 증착물(106)들 및 상기 증착물(106)들에 의하여 노출된 상기 내측면은 산화되어, 상기 증착물(106) 및 상기 내측면은 산화 증착물(106a) 및 산화막(107)으로 각각 형성된다.
상기 산화 증착물(106a) 및 상기 산화막(107)들은, 예를 들어, 습식 어닐링 공정에 의하여 산화되어 형성되며, 상기 습식 어닐링 공정은, 예를 들어, 약 700℃∼약 1,000℃의 온도 및 약 5％∼약 90％의 습식 분위기에서 수행된다.
도 7은 도 6의 산화 증착물 및 산화막들을 제거하여 채널 길이 조절부를 형성한 단면도이다.
도 7을 참조하면, 상기 캡핑막(104)과 상기 산화 증착물(106) 및 상기 산화막(107)들은 상기 반도체 기판(100)으로부터 제거된다.
상기 캡핑막(104), 상기 산화 증착물(106) 및 상기 산화막(107)들은, 예를 들어, 습식 식각 공정 및 건식 식각 공정 중 어느 하나에 의하여 상기 반도체 기판(100)으로부터 제거될 수 있다.
상기 산화 증착물(106)과 대응하는 부분에는 제1 요철부(H1)가 형성되며, 상기 산화막(107)과 대응하는 부분에는 제2 요철부(H2)가 형성된다. 상기 제1 요철부(H1)의 면적은 상기 제2 요철부(H2)의 면적보다 작다.
이로써, 상기 리세스부(R) 내에는 상기 제1 요철부(H1) 및 제2 요철부(H2)를 갖는 채널 길이 조절부(H)가 형성된다.
본 실시예에 의하면, 상기 채널 길이 조절부(H)를 형성함으로써, 후속 게이트 구조물(G)의 채널 길이를 증가시켜 리프레쉬 특성 및 드레인 유발 장벽 저하 (Drain Induced Barrier Lowering: DIBL)를 개선할 수 있다.
도 8은 도 7의 리세스부 내에 반도체 기판으로부터 돌출된 게이트 구조물을 형성한 단면도이다.
도 8을 참조하면, 상기 채널 길이 조절부(H)를 포함하는 상기 리세스부(R) 내에는 상기 반도체 기판(100)으로부터 돌출될 게이트 구조물(G)이 형성된다.
상기 게이트 구조물(G)은, 예를 들어, 절연물을 포함하는 게이트 절연막(108), 도전물을 포함하는 게이트 도전막(110) 및 절연물을 포함하는 게이트 하드마스크막(112)을 포함한다.
이후, 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 반도체 기판에 액티브를 절연하는 소자분리막을 형성한 단면도이다.
도 3은 도 2의 액티브에 리세스를 형성한 단면도이다.
도 4는 도 3의 반도체 기판 상에 리세스부의 개구를 일부 노출하는 캡핑막을 형성한 단면도이다.
도 5는 도 4의 캡핑막을 이용하여 리세스부 내에 증착물들을 형성한 단면도이다.
도 6은 도 5의 증착물들 및 증착물들에 의하여 노출된 내측면을 산화시켜 산화 증착물 및 산화막들을 각각 형성한 단면도이다.
도 7은 도 6의 산화 증착물 및 산화막들을 제거하여 채널 길이 조절부를 형성한 단면도이다.
도 8은 도 7의 리세스부 내에 반도체 기판으로부터 돌출된 게이트 구조물을 형성한 단면도이다.
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- 반도체 기판의 표면으로부터 소정 깊이로 리세스부를 형성하는 단계;상기 리세스부에 대응하는 반도체 기판의 내측면 상에 증착물들을 형성하는 단계;상기 증착물들 및 상기 각 증착물들에 의하여 노출된 상기 내측면을 산화시켜 산화 증착물 및 산화막들을 각각 형성하는 단계; 및상기 산화 증착물 및 상기 산화막들을 상기 내측면으로부터 제거하여 상기 산화 증착물과 대응하는 부분에 형성된 제1 요철부 및 상기 산화막과 대응하는 부분에 형성된 제2 요철부를 갖는 채널 길이 조절부를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 내측면 상에 증착물들을 형성하는 단계에서, 상기 증착물들은 비정질 실리콘인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 내측면 상에 증착물들을 형성하는 단계에서, 상기 증착물들은 불규칙적으로 증착되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 내측면 상에 증착물들을 형성하는 단계에서, 상기 증착물들은 섬(Island) 형상으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 내측면 상에 증착물들을 형성하는 단계는,상기 반도체 기판 상에 상기 리세스부의 개구를 일부 노출하는 캡핑막을 형성하는 단계; 및상기 캡핑막을 이용하여 상기 리세스부 내에 증착물들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 캡핑막을 형성하는 단계에서, 상기 캡핑막은 PECVD(Plasma enhanced chemical vapor deposition) 방식에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 캡핑막은 상기 산화 증착물 및 상기 산화막들을 상기 내측면으로부터 제거하는 공정에서 함께 상기 반도체 기판으로부터 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 산화 증착물 및 상기 산화막들을 형성하는 단계에서, 상기 산화 증착물 및 상기 산화막들은 습식 산화된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 산화 증착물 및 상기 산화막들을 상기 내측면으로부터 제거하여 채널 길이 조절부를 형성하는 단계에서, 상기 산화 증착물 및 상기 산화막들은 습식 식각 공정 및 건식 식각 공정 중 어느 하나에 의하여 상기 내측면으로부터 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 채널 길이 조절부를 형성하는 단계 이후에, 상기 리세스부 내에 상기 반도체 기판으로부터 돌출된 게이트 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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