KR100761408B1 - 전구형 리세스게이트 및 그의 제조 방법 - Google Patents

전구형 리세스게이트 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 폴리실리콘 증착시 전구형 리세스패턴의 볼패턴 내부에서 발생하는 보이드의 크기를 최소화시킬 수 있는 반도체소자의 전구형 리세스 게이트 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 전구형 리세스 게이트는 서로 다른 크기의 직경을 갖는 제1볼패턴(타원형)과 제2볼패턴(구형)으로 이루어진 전구형 리세스패턴을 갖는 실리콘기판; 상기 전구형 리세스패턴 및 실리콘기판 표면 상에 형성된 게이트산화막; 및 상기 전구형 리세스패턴 내부의 게이트산화막 상에 매립된 폴리실리콘막을 포함하고, 상술한 본 발명은 모양 및 직경이 서로 다른 볼패턴으로 이루어진 호리병 모양의 전구형 리세스패턴을 형성하므로써 폴리실리콘 증착시 발생되는 보이드의 크기를 최소화시킬 수 있는 효과가 있다.
전구형 리세스게이트, 볼패턴, 넥패턴, 등방성식각, 마이크로웨이브

Description

전구형 리세스게이트 및 그의 제조 방법{BULB TYPE RECESS GATE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 전구형 리세스 게이트의 제조 방법을 간략히 도시한 도면.
도 2는 종래기술에 따른 폴리실리콘 증착시 형성되는 보이드를 도시한 사진.
도 3은 본 발명의 제1실시예에 따른 전구형 리세스게이트의 구조를 도시한 도면.
도 4a 내지 도 4f는 본 발명의 제1실시예에 따른 전구형 리세스게이트의 제조 방법을 도시한 공정 단면도.
도 5는 본 발명의 제2실시예에 따른 전구형 리세스게이트의 구조를 도시한 도면.
도 6a 내지 도 6f는 본 발명의 제2실시예에 따른 전구형 리세스게이트의 제조 방법을 도시한 공정 단면도.
도 7은 본 발명의 제1 및 제2실시예에 따른 전구형 리세스패턴 및 폴리실리콘막이 증착된 후의 결과를 나타낸 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 필드산화막
23 : 하드마스크 24 : 리세스게이트마스크
25A : 제1볼패턴 26 : 보호측벽
27 : 제2볼패턴 28 : 게이트산화막
29 : 폴리실리콘막
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 전구형 리세스게이트 및 그의 제조 방법에 관한 것이다.
일반적으로, 반도체소자의 리세스게이트(Recess Gate)는 최근 소자 제조 특성상 제외할 수 없는 특별한 구조로서 소자 패턴이 밀집되어 짐에 따른 게이트의 채널 면적의 감소로 인하여 발생되는 문턱전압(Threshold voltage, Vt) 및 리프레시시간(Refresh time) 등의 전기적 특성을 증가시킬 수 있다. 리세스게이트의 구조는 실리콘기판에 게이트 패터닝 및 식각하여 게이트의 길이를 증가 시키면서 채널의 면적을 증대시켜 소자 특성을 향상시킨다.
그러나, 소자가 더욱 작아짐에 따라 패턴은 미세해지고 소자와 소자 사이가 가까워짐에 따라 더욱 채널 간의 면적을 넓힐 필요가 있다.
따라서, 최근에는 리세스게이트의 개념을 확장시켜 리세스게이트의 하부 부 분의 면적을 증가시키므로써 채널 면적을 증가시키는 전구형 리세스게이트(Bulb type Recess Gate; BRG)가 제안되었다.
도 1은 종래기술에 따른 전구형 리세스 게이트의 제조 방법을 간략히 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체기판(11)에 넥패턴(Neck pattern, 12A)과 볼패턴(Ball pattern, 12B)으로 이루어진 전구형 리세스 패턴(12)을 형성한다.
이어서, 전구형 리세스패턴(12) 및 반도체기판(11)의 표면 상에 게이트산화막(13)을 형성한 후, 게이트산화막(13) 상에 전구형 리세스패턴(12)을 채우는 게이트전극으로 사용되는 폴리실리콘막(14)을 형성한다.
그러나, 도 1과 같은 전구형 리세스 게이트의 경우, 그 형태상 게이트전극인 폴리실리콘(14) 증착시 볼패턴(12B) 내부에 폴리실리콘(14)이 모두 증착되기 전에 상부의 넥패턴(12A) 내부가 증착되어 보이드(Void, V)가 형성되는 것을 피할 수 없다.
도 2는 종래기술에 따른 폴리실리콘 증착시 형성되는 보이드를 도시한 사진이다.
폴리실리콘의 보이드는 소자의 특성에 영향을 주지 않으나, 도 2와 같이 전구형 리세스게이트의 넥패턴이 좁고 볼패턴이 큰 경우, 보이드(V)의 크기는 증가되며 보이드(V)의 크기가 증가되면 폴리실리콘의 두께가 감소하여 소자의 전기적 특성을 감소시킬 수 있다.
따라서, 보이드를 감소시키기 위해 넥패턴의 폭을 증가시키는 방법이 있으 나, 넥패턴의 폭을 증가시키는 경우 상부에 형성되는 게이트전극과의 오버레이 마진(Overlay margin)의 감소에 따라 오정렬(Mis-align)이 발생되어 소자 제조가 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 폴리실리콘 증착시 전구형 리세스패턴의 볼패턴 내부에서 발생하는 보이드의 크기를 최소화시킬 수 있는 반도체소자의 전구형 리세스 게이트 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 전구형 리세스 게이트는 서로 다른 크기의 직경을 갖는 제1볼패턴과 제2볼패턴으로 이루어진 전구형 리세스패턴을 갖는 실리콘기판; 상기 전구형 리세스패턴 및 실리콘기판 표면 상에 형성된 게이트산화막; 및 상기 전구형 리세스패턴 내부의 게이트산화막 상에 매립된 폴리실리콘막을 포함하는 것을 특징으로 하고, 상기 제1볼패턴의 직경은 상기 제2볼패턴의 직경보다 더 작은 것을 특징으로 하며, 상기 제1볼패턴과 제2볼패턴은 모양이 서로 다른 볼 패턴인 것을 특징으로 하고, 상기 제1볼패턴은 타원형이고 상기 제2볼패턴은 구형인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 전구형 리세스게이트 제조 방법은 실리콘기 판에 서로 다른 직경의 제1볼패턴과 제2볼패턴으로 이루어진 전구형리세스패턴을 형성하는 단계; 상기 전구형 리세스패턴 및 실리콘기판 표면 상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 상기 전구형 리세스패턴 내부를 매립하는 폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 전구형 리세스패턴을 형성하는 단계는 상기 실리콘기판을 일정 깊이로 식각하여 측벽모양이 수직인 넥패턴을 형성하는 단계; 상기 넥패턴을 등방성식각하여 상기 제1볼패턴을 형성하는 단계; 및 상기 제1볼패턴의 저면을 등방성식각하여 상기 제2볼패턴을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 넥패턴을 형성하는 단계와 제1볼패턴을 형성하는 단계는 동일 챔버에서 진행하거나 서로 다른 챔버에서 진행하는 것을 특징으로 하고, 상기 제1볼패턴을 형성하기 위한 등방성 식각은 바텀파워(Bottom power)를 1W∼20W 범위로 사용하고, 식각가스는 CF4/O2/He의 혼합가스를 사용하는 것을 특징으로 하며, 상기 제1볼패턴을 형성하기 위한 등방성 식각은 마이크로웨이브(Microwave)가 부착된 건식 식각 장비에서 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예들은, 전구형 리세스게이트 형성시 넥패턴의 상부(Top) 선폭 은 종래와 동일하나 하부(Bottom)의 볼패턴과 맞닿는 부분은 폴리실리콘 증착이 쉽도록 크기가 큰 볼 모양으로 형성하여 전구형 리세스패턴을 호리병 모양으로 형성한다.
이로써, 폴리실리콘 증착시 볼패턴과 넥패턴이 만나는 지점에서 보이드가 형성되는 것을 억제하여 결국 보이드의 크기를 최소화시켜 폴리실리콘의 면적을 증가시킴과 동시에 넥패턴의 상부 크기를 일정하게 유지하여 게이트전극과의 오버레이 마진이 감소하는 것을 방지한다.
도 3은 본 발명의 제1실시예에 따른 전구형 리세스게이트의 구조를 도시한 도면이다.
도 3을 참조하면, 실리콘기판(21)에 제1볼패턴(25A)과 제2볼패턴(27)으로 이루어진 전구형 리세스패턴(100)이 형성되고, 전구형 리세스패턴(100)과 실리콘기판(21)의 표면 상에 게이트산화막(28)이 형성된다.
그리고, 전구형 리세스패턴(100) 내부를 폴리실리콘막(29)이 채우고 있다.
도 3에서, 전구형 리세스패턴(100)을 이루는 제1볼패턴(25A)과 제2볼패턴(27)은 모양 및 직경이 서로 다르다. 예컨대, 제1볼패턴(25A)은 타원형이고, 제2볼패턴은 완전 구형에 근접하는 형태를 갖는다. 그리고, 제1볼패턴(25A)의 직경(Diameter)은 제2볼패턴(27)보다 더 작고, 제1볼패턴(25A)과 제2볼패턴(27)의 깊이는 각각 200∼500Å로서 동일할 수 있다.
따라서, 서로 다른 모양 및 직경을 갖는 제1볼패턴(25A)과 제2볼패턴(27)으로 이루어지는 전구형 리세스패턴(100)은 호리병 모양이 되며, 전구형 리세스패 턴(100)의 넥(Neck) 부분이 되는 제1볼패턴(25A)이 타원형이므로 제2볼패턴(27) 내부에서 폴리실리콘막(29)이 크기가 작은 보이드(V)만 갖고 매립된다.
도 4a 내지 도 4f는 본 발명의 제1실시예에 따른 전구형 리세스게이트의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 실리콘기판(21)에 트렌치를 형성한 후 산화막을 매립하여 필드산화막(22)을 형성한다. 이때, 필드산화막(22)은 고밀도플라즈마산화막(High Density Plasma Oxide)일 수 있다.
이어서, 실리콘기판(21) 상에 하드마스크(23)를 형성한 후, 하드마스크(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스게이트마스크(RG mask, 24)를 형성한다. 이때, 하드마스크(23)는 폴리실리콘이다.
도 4b에 도시된 바와 같이, 리세스게이트마스크(24)를 식각장벽으로 하여 하드마스크(23)를 식각한다. 이때, 하드마스크(23)가 폴리실리콘이므로, 식각가스는 HBr 또는 Cl2 가스를 단독으로 사용하거나, 또는 혼합하여 사용한다.
계속해서, 동일 식각가스를 사용하여 하드마스크(23) 식각후 노출된 실리콘기판(21)을 소정 깊이로 식각한다. 이로써, 전구형 리세스패턴의 넥패턴(Neck pattern, 25)이 형성되며, 넥패턴(25)의 깊이는 200Å∼500Å이고, 넥패턴(25)의 폭은 100∼200Å이다. 넥패턴(25) 형성을 위한 식각 공정은 플라즈마식각을 사용하되, 식각가스는 HBr과 Cl2의 혼합가스를 사용한다. 이때, HBr 가스의 유량은 30∼150sccm, Cl2 가스의 유량은 10∼60sccm으로 한다.
한편, 넥패턴(25) 형성이 완료되는 시점에서 리세스게이트마스크(24)는 소모되어 잔류하지 않을 수 있다. 따라서, 하드마스크(23)가 식각장벽 역할을 하는 것이다.
상술한 넥패턴(25)은 그 측벽 모양이 수직(Vertical)인 형태인데, 본 발명은 넥패턴의 측벽모양을 볼(Ball) 모양으로 바꾸어 넥패턴의 측벽의 크기를 넓히기 위해 다음과 같은 방법을 사용한다.
도 4c에 도시된 바와 같이, 수직모양의 넥패턴(25) 형성후 추가로 등방성식각(Isotropic etch)을 진행한다. 이때, 등방성식각은 넥패턴(25)이 형성된 챔버 내에서 인시튜(Insitu), 즉 동일 챔버내에서 진행한다. 일예로, 넥패턴(25) 형성을 위한 식각과 등방성식각은 ICP(Induced Coupled Plasma) 형태의 플라즈마 장비를 이용한다.
등방성식각을 유도하기 위해 제1실시예는 바텀파워(Bottom power)를 1W∼20W 범위로 사용하고, 식각가스는 CF4/O2/He의 혼합가스를 사용한다. 이때, CF4 가스의 유량은 20∼80sccm, O2의 유량은 5∼10sccm, He의 유량은 100∼200sccm로 한다.
위와 같은 등방성식각시, 바텀파워를 1W∼20W 범위로 낮게 사용하면, 직진성을 가지는 이온에 의한 식각보다 화학적인 식각을 진행하는 라디칼(Radical)이 표면을 식각하는 등방성 식각의 성질을 증가시킨다. 이처럼 등방성식각의 성질이 증가되면 넥패턴(25)의 측벽은 그 모양이 타원형이 된다.
결국, 넥패턴(25)의 측벽모양을 타원형으로 형성하면서 표면적을 전체적으로 넓히게 되어 넥패턴(25)은 상부보다 안쪽의 표면적이 넓은 넥패턴(25A)이 된다. 따라서, 등방성식각이 진행된 넥패턴(25A)은 후속 볼패턴과 유사하게 부드러운 곡선을 갖는 볼패턴이 된다. 이하, 등방성식각이 진행된 넥패턴(25A)을 '제1볼패턴(25A)'이라 한다. 그리고, 제1볼패턴(25A) 형성을 위해 등방성식각을 사용하면 제1볼패턴(25A)의 입구쪽 선폭은 그대로 유지할 수 있어 후속 게이트전극과의 오버레이 마진(Overlay margin) 감소를 방지한다.
도 4d에 도시된 바와 같이, 제1볼패턴(25A)의 측벽에 보호측벽(26)을 형성한다.
이때, 보호측벽(26)은 열적 산화 공정을 통한 산화막 또는 증착공정을 통한 산화막, 질화막 또는 실리콘이 다량 함유된 질화막을 50Å∼100Å 두께로 증착한 후, 일부를 식각하여 제1볼패턴(25A)의 측벽에만 잔류시킨 것이다. 위와 같은 보호측벽(26)은 후속 식각진행시 제1볼패턴(25A)의 측벽이 어택받는 것을 방지하기 위함이다.
이어서, 제1볼패턴(25A) 저면을 등방성식각하여 구형(Spherical)에 근접하는 제2볼패턴(27)을 형성한다. 이때, 등방성식각은 전술한 방법들을 사용하며, 제2볼패턴(27)은 제1볼패턴(25A)보다 그 크기, 특히 직경이 더 크다. 한편, 제2볼패턴(27)의 깊이는 제1볼패턴(25A)보다 더 깊거나, 또는 제1볼패턴(25A)과 제2볼패턴(27)의 깊이는 200∼500Å으로 서로 동일할 수도 있다. 그리고, 최초 수직모양의 넥패턴(25)의 폭이 100∼200Å이므로, 제1볼패턴(25A)의 직경은 300∼500Å이 된다. 그리고, 제2볼패턴(27)의 직경은 500∼700Å으로 한다.
도 4e에 도시된 바와 같이, 하드마스크(23)와 보호측벽(26)을 제거한다.
보호측벽(26)까지 제거한 후의 결과를 살펴보면, 전구형 리세스패턴(100)은 서로 다른 모양 및 직경(D1, D2; D2>D1)을 갖는 제1볼패턴(25A)과 제2볼패턴(27)으로 이루어져 표면적이 넓은 형태가 되고, 특히 제1볼패턴(25A)의 모양이 타원형 모양을 가져 통상적인 전구형 리세스패턴보다 그 표면적은 더욱 증대된다. 이와 같이, 모양 및 직경이 서로 다른 제1볼패턴(25A)과 제2볼패턴(27)으로 이루어진 전구형 리세스패턴(100)은 '호리병 모양'이 된다.
그리고, 전구형 리세스패턴의 제1볼패턴(25A)의 상부는 최초 정의된 선폭을 그대로 유지하고 있으므로 후속 게이트전극과의 오버레이마진이 감소하지 않는다.
도 4f에 도시된 바와 같이, 전구형 리세스패턴(100)의 표면 상에 게이트산화막(28)을 형성한 후, 전구형 리세스패턴(100)을 채울때까지 전면에 게이트전극으로 사용되는 폴리실리콘막(29)을 증착한다.
이때, 폴리실리콘막(29) 증착시, 호리병 모양의 전구형 리세스패턴(100)의 제1볼패턴(25A)에 의해 보이드 발생이 최소화된다. 즉, 제2볼패턴(27) 내부를 완전히 채울때까지 증착하더라도 크기가 커진 제1볼패턴(25A)에 의해 전구형 리세스패턴의 상부가 막히지 않으므로, 보이드(V)의 크기가 최소화된다.
또한, 제1볼패턴(25A)의 모양이 타원형이므로, 폴리실리콘막(29)의 면적을 증가시키므로써 채널길이를 더욱 증가시킨다.
후속으로 도시하지 않았지만, 폴리실리콘막(29) 상에 텅스텐실리사이드막과 게이트하드마스크질화막을 형성한 후 게이트패터닝을 진행한다.
도 5는 본 발명의 제2실시예에 따른 전구형 리세스게이트의 구조를 도시한 도면이다.
도 5를 참조하면, 실리콘기판(31)에 제1볼패턴(35A)과 제2볼패턴(37)으로 이루어진 전구형 리세스패턴(200)이 형성되고, 전구형 리세스패턴(200)과 실리콘기판(31)의 표면 상에 게이트산화막(38)이 형성된다.
그리고, 전구형 리세스패턴(200) 내부를 폴리실리콘막(39)이 채우고 있다.
도 5에서, 전구형 리세스패턴(200)을 이루는 제1볼패턴(35A)과 제2볼패턴(37)은 모양 및 크기가 서로 다르다. 예컨대, 제1볼패턴(35A)은 타원형이고, 제2볼패턴(37)은 완전 구형에 근접하는 형태를 갖는다. 그리고, 제1볼패턴(35A)의 직경(Diameter)은 제2볼패턴(37)보다 더 작고, 제1볼패턴(35A)과 제2볼패턴(37)의 깊이는 동일할 수 있다.
따라서, 서로 다른 모양 및 직경을 갖는 제1볼패턴(35A)과 제2볼패턴(37)으로 이루어지는 전구형 리세스패턴(200)은 호리병 모양이 되며, 전구형 리세스패턴(200)의 넥(Neck) 부분이 되는 제1볼패턴(35A)이 타원형이므로 제2볼패턴(37) 내부에서 폴리실리콘막(39)이 크기가 작은 보이드(V)만 갖고 매립된다.
도 6a 내지 도 6f는 본 발명의 제2실시예에 따른 전구형 리세스게이트의 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 실리콘기판(31)에 트렌치를 형성한 후 산화막을 매립하여 필드산화막(32)을 형성한다. 이때, 필드산화막(32)은 고밀도플라즈마산화막(HDP Oxide)일 수 있다.
이어서, 실리콘기판(31) 상에 하드마스크(33)를 형성한 후, 하드마스크(33) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스게이트마스크(RG mask, 34)를 형성한다. 이때, 하드마스크(33)는 폴리실리콘이다.
도 6b에 도시된 바와 같이, 리세스게이트마스크(34)를 식각장벽으로 하여 하드마스크(33)를 식각한다. 이때, 하드마스크(33)가 폴리실리콘이므로, 식각가스는 HBr 또는 Cl2 가스를 단독으로 사용하거나, 또는 혼합하여 사용한다.
계속해서, 동일 식각가스를 사용하여 하드마스크(33) 식각후 노출된 실리콘기판(31)을 소정 깊이로 식각한다. 이로써, 전구형 리세스패턴의 넥패턴(Neck pattern, 35)이 형성되며, 넥패턴(35)의 깊이는 200Å∼500Å이고, 넥패턴(35)의 폭은 100∼200Å이다. 넥패턴(35) 형성을 위한 식각 공정은 플라즈마식각을 사용하되, 식각가스는 HBr과 Cl2의 혼합가스를 사용한다. 이때, HBr 가스의 유량은 30∼150sccm, Cl2 가스의 유량은 10∼60sccm으로 한다.
한편, 넥패턴(35) 형성이 완료되는 시점에서 리세스게이트마스크(34)는 소모되어 잔류하지 않을 수 있다. 따라서, 하드마스크(33)가 식각장벽 역할을 하는 것이다.
상술한 넥패턴(35)은 그 측벽 모양이 수직(Vertical)인 형태인데, 제2실시예는 넥패턴(35)의 측벽모양을 볼 모양으로 바꾸어 넥패턴(35)의 측벽의 크기를 넓히기 위해 다음과 같은 방법을 사용한다.
도 6c에 도시된 바와 같이, 수직모양의 넥패턴(35) 형성후 추가로 등방성식 각을 진행한다. 이때, 등방성식각은 넥패턴(35)이 형성된 챔버와는 다른 챔버 내에서 진행한다. 일예로, 넥패턴(35) 형성을 위한 식각은 ICP(Induced Coupled Plasma) 형태의 플라즈마 장비를 이용한다.
등방성식각을 유도하기 위해 제2실시예는 마이크로웨이브(Microwave)가 부착된 건식 식각 장비를 이용하여 추가로 식각을 진행하며, 식각가스는 CF4/O2/He의 혼합가스를 사용한다. 이때, CF4 가스의 유량은 20∼80sccm, O2의 유량은 5∼10sccm, He의 유량은 100∼200sccm로 하며, 마이크로웨이브 파워는 500∼2500W로 사용한다. 이처럼 마이크로웨이브가 부착된 건식식각장비를 이용하여 식각하면, 플라즈마의 구성 이온 중 직진성을 가지는 이온을 마이크로웨이브가 잡아주기 때문에 직진성 이온은 넥패턴의 하부에 도달하지 못하고 화학적인 식각을 진행하는 라디칼이 등방성 식각을 진행하게 된다.
결국, 넥패턴(35)의 측벽모양을 타원형으로 형성하면서 표면적을 전체적으로 넓히게 되어 넥패턴(35)은 상부보다 안쪽의 표면적이 넓은 넥패턴(35A)이 된다. 따라서, 등방성식각이 진행된 넥패턴(35A)은 후속 볼패턴과 유사하게 부드러운 곡선을 갖는 볼패턴이 된다. 이하, 등방성식각이 진행된 넥패턴을 '제1볼패턴(35A)'이라 한다. 그리고, 제1볼패턴(35A) 형성을 위해 등방성식각을 사용하면 제1볼패턴(35A)의 입구쪽 선폭은 그대로 유지할 수 있어 후속 게이트전극과의 오버레이 마진 감소를 방지한다.
도 6d에 도시된 바와 같이, 제1볼패턴(35A)의 측벽에 보호측벽(36)을 형성한 다.
이때, 보호측벽(36)은 열적 산화 공정을 통한 산화막 또는 증착공정을 통한 산화막, 질화막 또는 실리콘이 다량 함유된 질화막을 50Å∼100Å 두께로 증착한 후, 일부를 식각하여 제1볼패턴(35A)의 측벽에만 잔류시킨 것이다. 위와 같은 보호측벽(37)은 후속 식각진행시 제1볼패턴(35A)의 측벽이 어택받는 것을 방지하기 위함이다.
이어서, 제1볼패턴(35A) 저면을 등방성식각하여 제2볼패턴(37)을 형성한다. 이때, 등방성식각은 전술한 방법들을 사용하며, 제2볼패턴(37)은 제1볼패턴(35A)보다 그 깊이 및 크기, 특히 직경이 더 크다. 한편, 그 크기, 특히 직경이 더 크다. 한편, 제2볼패턴(37)의 깊이는 제1볼패턴(35A)보다 더 깊거나 또는 제1볼패턴(35A)과 제2볼패턴(37)의 깊이는 200∼500Å으로 서로 동일할 수도 있다. 예컨대, 최초 수직모양의 넥패턴(35)의 폭이 100∼200Å이므로, 제1볼패턴(35A)의 직경은 300∼500Å이 된다. 그리고, 제2볼패턴(37)의 직경은 500∼700Å으로 한다.
도 6e에 도시된 바와 같이, 하드마스크(33)와 보호측벽(36)을 제거한다.
보호측벽(36)까지 제거한 후의 결과를 살펴보면, 전구형 리세스패턴(200)은 직경(D1, D2; D2>D1) 및 모양이 서로 다른 제1볼패턴(35A)과 제2볼패턴(37)으로 이루어져 표면적이 넓은 형태가 되고, 특히 제1볼패턴(35A)의 모양이 타원형 모양을 가져 통상적인 전구형 리세스패턴보다 그 표면적은 더욱 증대된다. 이와 같이, 모양 및 직경이 서로 다른 제1볼패턴(35A)과 제2볼패턴(37)으로 이루어진 전구형 리세스패턴(200)은 '호리병 모양'이 된다.
그리고, 전구형 리세스패턴의 제1볼패턴(35A)의 상부는 최초 정의된 선폭을 그대로 유지하고 있으므로 후속 게이트전극과의 오버레이마진이 감소하지 않는다.
도 6f에 도시된 바와 같이, 전구형 리세스패턴(200)의 표면 상에 게이트산화막(38)을 형성한 후, 전구형 리세스패턴(200)을 채울때까지 전면에 게이트전극으로 사용되는 폴리실리콘막(39)을 증착한다.
이때, 폴리실리콘막(39) 증착시, 호리병 모양의 전구형 리세스패턴(200)의 제1볼패턴(35A)에 의해 보이드가 발생이 최소화된다. 즉, 제2볼패턴(37) 내부를 완전히 채울때까지 증착하더라도 크기가 커진 제1볼패턴(35A)에 의해 전구형 리세스패턴의 상부가 막히지 않으므로, 보이드(V)의 크기가 최소화된다.
또한, 제1볼패턴(35A)의 모양이 타원형이므로, 폴리실리콘막(39)의 면적을 증가시키므로써 채널길이를 더욱 증가시킨다.
후속으로 도시하지 않았지만, 폴리실리콘막(39) 상에 텅스텐실리사이드막과 게이트하드마스크질화막을 형성한 후 게이트패터닝을 진행한다.
도 7은 본 발명의 제1 및 제2실시예에 따른 전구형 리세스패턴 및 폴리실리콘막이 증착된 후의 결과를 나타낸 사진으로서, 발생되는 보이드의 크기가 매우 작음을 알 수 있고, 특히 도 2의 보이드보다는 그 크기가 현저히 감소함을 알 수 있다. 그리고, 도 7에서는 제1볼패턴의 상부만 크기가 넓어지고 있으나, 제1 및 제2실시예와 같이 제1볼패턴이 타원형태를 가지면 보이드 방지 효과가 더욱 증대된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 모양 및 직경이 서로 다른 볼패턴으로 이루어진 호리병 모양의 전구형 리세스패턴을 형성하므로써 폴리실리콘 증착시 발생되는 보이드의 크기를 최소화시킬 수 있는 효과가 있다.
또한, 본 발명은 호리병 모양의 전구형 리세스패턴을 형성하므로써 폴리실리콘막의 면적을 증가시킴과 동시에 전구형 리세스패턴의 상부 선폭을 일정하게 유지하여 게이트전극과의 오버레이 마진이 감소하는 것을 방지할 수 있는 효과가 있다.

Claims (16)

  1. 서로 다른 크기의 직경을 갖는 제1볼패턴과 제2볼패턴으로 이루어진 전구형 리세스패턴을 갖는 실리콘기판;
    상기 전구형 리세스패턴 및 실리콘기판 표면 상에 형성된 게이트산화막; 및
    상기 전구형 리세스패턴 내부의 게이트산화막 상에 매립된 폴리실리콘막
    을 포함하는 반도체소자의 전구형 리세스게이트.
  2. 제1항에 있어서,
    상기 전구형 리세스패턴에서,
    상기 제1볼패턴의 직경은 상기 제2볼패턴의 직경보다 더 작은 반도체소자의 전구형 리세스게이트.
  3. 제1항 또는 제2항에 있어서,
    상기 제1볼패턴과 제2볼패턴은 모양이 서로 다른 볼 패턴인 반도체소자의 전구형 리세스게이트.
  4. 제3항에 있어서,
    상기 제1볼패턴은 타원형이고, 상기 제2볼패턴은 구형인 반도체소자의 전구형 리세스게이트.
  5. 실리콘기판에 서로 다른 직경의 제1볼패턴과 제2볼패턴으로 이루어진 전구형리세스패턴을 형성하는 단계;
    상기 전구형 리세스패턴 및 실리콘기판 표면 상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 상기 전구형 리세스패턴 내부를 매립하는 폴리실리콘막을 형성하는 단계
    를 포함하는 반도체소자의 전구형 리세스 게이트 제조 방법.
  6. 제5항에 있어서,
    상기 전구형 리세스패턴을 형성하는 단계에서,
    상기 제1볼패턴의 직경은 상기 제2볼패턴의 직경보다 더 작은 반도체소자의 전구형 리세스게이트 제조 바업.
  7. 제5항에 있어서,
    상기 제1볼패턴과 제2볼패턴은 모양이 서로 다른 볼 패턴인 반도체소자의 전구형 리세스게이트 제조 방법.
  8. 제7항에 있어서,
    상기 제1볼패턴은 타원형이고, 상기 제2볼패턴은 구형인 반도체소자의 전구형 리세스게이트 제조 방법.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 전구형 리세스패턴을 형성하는 단계는,
    상기 실리콘기판을 일정 깊이로 식각하여 측벽모양이 수직인 넥패턴을 형성하는 단계;
    상기 넥패턴을 등방성식각하여 상기 제1볼패턴을 형성하는 단계; 및
    상기 제1볼패턴의 저면을 등방성식각하여 상기 제2볼패턴을 형성하는 단계
    를 포함하는 반도체소자의 전구형 리세스게이트 제조 방법.
  10. 제9항에 있어서,
    상기 넥패턴을 형성하는 단계와 제1볼패턴을 형성하는 단계는, 동일 챔버에서 진행하는 반도체소자의전구형 리세스게이트 제조 방법.
  11. 제10항에 있어서,
    상기 제1볼패턴을 형성하기 위한 등방성 식각은,
    바텀파워(Bottom power)를 1W∼20W 범위로 사용하고, 식각가스는 CF4/O2/He의 혼합가스를 사용하는 반도체소자의 전구형 리세스게이트 제조 방법.
  12. 제11항에 있어서,
    상기 CF4/O2/He의 혼합가스에서,
    CF4 가스의 유량은 20∼80sccm, O2의 유량은 5∼10sccm, He의 유량은 100∼200sccm로 하는 반도체소자의 전구형 리세스 게이트 제조 방법.
  13. 제9항에 있어서,
    상기 넥패턴을 형성하는 단계와 제1볼패턴을 형성하는 단계는, 서로 다른 챔버에서 진행하는 반도체소자의전구형 리세스게이트 제조 방법.
  14. 제13항에 있어서,
    상기 제1볼패턴을 형성하기 위한 등방성 식각은,
    마이크로웨이브(Microwave)가 부착된 건식 식각 장비에서 진행하는 반도체소자의 전구형 리세스 게이트 제조 방법.
  15. 제14항에 있어서,
    상기 제1볼패턴을 형성하기 위한 등방성 식각은
    식각가스로서 CF4/O2/He의 혼합가스를 사용하되, CF4 가스의 유량은 20∼80sccm, O2의 유량은 5∼10sccm, He의 유량은 100∼200sccm로 하는 반도체소자의 전구형 리세스 게이트 제조 방법.
  16. 제9항에 있어서,
    상기 넥패턴을 형성하는 단계는,
    ICP(Induced Coupled Plasma) 형태의 플라즈마 장비를 이용하는 반도체소자의 전구형 리세스 게이트 제조 방법.
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