KR20180081202A - 반도체 소자 - Google Patents

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민경석
석성대
이정윤
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Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로, 제1 영역 및 제2 영역을 갖는 기판; 및 상기 기판의 상부에 제공되어 제1 활성 패턴을 정의하는 소자 분리막을 포함한다. 상기 제1 활성 패턴은 상기 제1 영역 상에서 제1 방향으로 연장된다. 상기 제1 활성 패턴은: 상기 제1 활성 패턴의 상부에 형성된 한 쌍의 리세스 영역들을 채우는 한 쌍의 소스/드레인 영역들; 및 상기 한 쌍의 소스/드레인 영역들 사이에 개재된 채널 영역을 포함한다. 각각의 상기 소스/드레인 영역들은, 상기 리세스 영역의 내측벽 상의 제1 반도체 패턴, 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하며, 상기 소스/드레인 영역의 상부의 상기 제1 방향으로의 폭은 그의 하부의 상기 제1 방향으로의 폭보다 작고, 상기 제2 반도체 패턴의 상부의 상기 제1 방향으로의 폭은 그의 하부의 상기 제1 방향으로의 폭보다 작으며, 상기 제2 반도체 패턴의 상기 상부는 상기 채널 영역의 상면보다 더 높이 위치한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 장치를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 영역 및 제2 영역을 갖는 기판; 및 상기 기판의 상부에 제공되어 제1 활성 패턴을 정의하는 소자 분리막을 포함할 수 있다. 상기 제1 활성 패턴은 상기 제1 영역 상에서 제1 방향으로 연장될 수 있다. 상기 제1 활성 패턴은: 상기 제1 활성 패턴의 상부에 형성된 한 쌍의 리세스 영역들을 채우는 한 쌍의 소스/드레인 영역들; 및 상기 한 쌍의 소스/드레인 영역들 사이에 개재된 채널 영역을 포함할 수 있다. 각각의 상기 소스/드레인 영역들은, 상기 리세스 영역의 내측벽 상의 제1 반도체 패턴, 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하며, 상기 소스/드레인 영역의 상부의 상기 제1 방향으로의 폭은 그의 하부의 상기 제1 방향으로의 폭보다 작고, 상기 제2 반도체 패턴의 상부의 상기 제1 방향으로의 폭은 그의 하부의 상기 제1 방향으로의 폭보다 작으며, 상기 제2 반도체 패턴의 상기 상부는 상기 채널 영역의 상면보다 더 높이 위치할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 영역 및 제2 영역을 갖는 기판; 및 상기 기판의 상기 제1 영역 상에서 제1 방향으로 연장되는 제1 활성 패턴을 포함할 수 있다. 상기 제1 활성 패턴은, 상기 게이트 전극 아래의 채널 영역, 및 상기 채널 영역을 사이에 두고 상기 제1 방향으로 서로 이격된 한 쌍의 소스/드레인 영역들을 포함하고, 상기 기판은 제1 반도체 원소를 함유하고, 각각의 상기 소스/드레인 영역들은, 상기 제1 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 제2 반도체 원소를 함유하며, 각각의 상기 소스/드레인 영역들은 순차적으로 적층된 복수개의 반도체 패턴들을 포함하고, 상기 복수개의 반도체 패턴들은 제1 반도체 패턴을 포함하고, 상기 제1 반도체 패턴의 제2 반도체 원소의 함량은 다른 어느 반도체 패턴들의 제2 반도체 원소의 함량보다 크며, 상기 제1 반도체 패턴의 상부의 상기 제1 방향으로의 폭은 그의 하부의 상기 제1 방향으로의 폭보다 작고, 상기 제1 반도체 패턴의 상기 상부는 상기 채널 영역의 상면보다 더 높이 위치할 수 있다.
본 발명에 따른 반도체 소자는, 소스/드레인 영역의 반도체 패턴들 중 하나가 가장 높은 게르마늄 함량을 가지면서 가장 큰 부피를 차지할 수 있다. 반도체 패턴들 중 상기 하나는 채널 영역을 향해 볼록하게 돌출된 형태를 가질 수 있다. 이로써, 소스/드레인 영역은 채널 영역에 상대적으로 높은 압축 응력을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3은 도 2a의 M 영역을 확대한 단면도이다.
도 4, 도 6, 도 8, 도 16, 도 18, 도 20 및 도 22는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5a, 도 7a, 도 9a, 도 17a, 도 19a, 도 21a 및 도 23a는 각각 도 4, 도 6, 도 8, 도 16, 도 18, 도 20 및 도 22의 A-A'선에 따른 단면도들이다.
도 5b, 도 7b, 도 9b, 도 17b, 도 19b, 도 21b 및 도 23b는 각각 도 4, 도 6, 도 8, 도 16, 도 18, 도 20 및 도 22의 B-B'선에 따른 단면도들이다.
도 7c, 도 9c, 도 17c, 도 19c, 도 21c 및 도 23c는 각각 도 6, 도 8, 도 16, 도 18, 도 20 및 도 22의 C-C'선에 따른 단면도들이다.
도 9d, 도 17d, 도 19d, 도 21d 및 도 23d는 각각 도 8, 도 16, 도 18, 도 20 및 도 22의 D-D'선에 따른 단면도들이다.
도 10은 본 발명의 실시예들에 따른 제2 식각 공정에 사용되는 식각 장치의 개념도이다.
도 11은 도 10의 ICP 안테나의 일 예를 나타낸 평면도이다.
도 12는 본 발명의 실시예들에 따른 제2 식각 공정을 설명하기 위한 공정 흐름도이다.
도 13은 본 발명의 실시예들에 따른 제2 식각 공정의 제1 단계와 제2 단계의 RF 바이어스 및 듀티비를 설명하기 위한 그래프이다.
도 14는 본 발명의 실시예들에 따른 제2 식각 공정의 제1 단계를 설명하기 위한 것으로, 도 8의 A-A'선에 따른 단면도이다.
도 15는 본 발명의 실시예들에 따른 제2 식각 공정의 제2 단계를 설명하기 위한 것으로, 도 8의 A-A'선에 따른 단면도이다.
도 24는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다.
도 25는 도 24의 M 영역을 확대한 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 3은 도 2a의 M 영역을 확대한 단면도이다.
도 1, 도 2a 내지 도 2d 및 도 3을 참조하면, 기판(100)의 상부에 소자 분리막들(ST)이 제공될 수 있다. 소자 분리막들(ST)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 소자 분리막들(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 소자 분리막(ST)을 사이에 두고 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 도시되진 않았지만, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST)은 활성 패턴들(AP1, AP2) 사이의 소자 분리막들(ST) 보다 더 깊을 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 데이터를 저장하기 위한 메모리 셀 영역을 구성할 수 있다. 일 예로, 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 메모리 셀 트랜지스터들 중 일부를 포함할 수 있다.
반면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP1, AP2)이 제공될 수 있다. 활성 패턴들(AP1, AP2)은 PMOSFET 영역(PR) 상의 제1 활성 패턴들(AP1)과 NMOSFET 영역(NR) 상의 제2 활성 패턴들(AP2)을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)을 따라 배열될 수 있다.
서로 인접하는 제1 활성 패턴들(AP1) 사이에 제1 트렌치(TR1)가 정의될 수 있고, 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제2 트렌치(TR2)가 정의될 수 있다. 소자 분리막들(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막들(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 소자 분리막들(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 측벽들을 직접 덮을 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에 3개씩 도시되었고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에 3개씩 도시되었으나, 이에 한정되는 것은 아니다.
제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막들(ST)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막들(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 한 쌍의 소자 분리막들(ST) 사이에서 돌출된 핀(fin) 형태를 가질 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 채널 영역들(CH1) 및 제1 소스/드레인 영역들(SD1)이 제공될 수 있다. 제1 소스/드레인 영역들(SD1)은 p형의 불순물 영역들일 수 있다. 제1 채널 영역들(CH1) 각각은 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 채널 영역들(CH2) 및 제2 소스/드레인 영역들(SD2)이 제공될 수 있다. 제2 소스/드레인 영역들(SD2)은 n형의 불순물 영역들일 수 있다. 제2 채널 영역들(CH2) 각각은 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 개재될 수 있다.
제1 및 제2 소스/드레인 영역들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 제1 소스/드레인 영역들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 소스/드레인 영역들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 영역들(SD2)은 기판(100)의 반도체 원소의 격자 상수와 같거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제2 소스/드레인 영역들(SD2)은 제2 채널 영역들(CH2)에 인장 응력(tensile stress)을 제공할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2c 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(140)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전 패턴들(GI)은 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 및 제2 층간 절연막들(140, 150에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(140)이 제공될 수 있다. 제1 층간 절연막(140)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 영역들(SD1, DD2)을 덮을 수 있다. 제1 층간 절연막(140)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(140) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(150)이 배치될 수 있다.
나아가, 한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(140, 150)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 콘택(AC)이 배치될 수 있다. 일 예로, 각각의 콘택들(AC)은 복수개의 소스/드레인 영역들(SD1, SD2)과 연결될 수 있다. 다른 예로, 도시되지 않았지만, 적어도 하나의 콘택(AC)은 하나의 소스/드레인 영역(SD1, SD2)과 연결될 수 있으며, 특별히 제한되는 것은 아니다.
각각의 콘택들(AC)은 도전 기둥(165), 및 도전 기둥(165)을 감싸는 베리어막(160)을 포함할 수 있다. 베리어막(160)은 도전 기둥(165)의 측벽들 및 바닥면을 덮을 수 있다. 도전 기둥(165)은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다. 베리어막(160)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있다.
도시되진 않았지만, 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 콘택들(AC) 사이에 실리사이드층들이 개재될 수 있다. 즉, 콘택들(AC)은 상기 실리사이드층들을 통해 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결될 수 있다. 상기 실리사이드층들은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
도 2a, 도 2d 및 도 3을 다시 참조하여, 제1 소스/드레인 영역들(SD1)에 대해 구체적으로 설명한다.
제1 소스/드레인 영역들(SD1)은 제1 활성 패턴(AP1)의 상부에 형성된 리세스 영역들(RS)을 채울 수 있다. 제1 소스/드레인 영역(SD1)은 제1 채널 영역(CH1)의 상면(제1 레벨(LV1))과 제1 소스/드레인 영역(SD1)의 바닥면 사이의 제3 레벨(LV3)에서 제2 방향(D2)으로 최대 폭(W2)을 가질 수 있다. 제1 소스/드레인 영역(SD1)의 상면으로부터 제3 레벨(LV3)으로 갈수록 제1 소스/드레인 영역(SD1)의 제2 방향(D2)으로의 폭은 점진적으로 증가할 수 있다. 제3 레벨(LV3)에서 제1 소스/드레인 영역(SD1)의 바닥면으로 갈수록 제1 소스/드레인 영역(SD1)의 제2 방향(D2)으로의 폭은 점진적으로 감소할 수 있다. 제1 소스/드레인 영역(SD1)의 상부의 제2 방향(D2)으로의 폭(W1)은 제1 소스/드레인 영역(SD1)의 하부의 제2 방향(D2)으로의 폭(예를 들어, W2)보다 작을 수 있다. 제1 소스/드레인 영역(SD1)의 상부는 제1 레벨(LV1)보다 높게 위치할 수 있다. 제1 소스/드레인 영역(SD1)의 하부는 제1 레벨(LV1)보다 낮게 위치할 수 있다.
각각의 제1 소스/드레인 영역들(SD1)은 순차적으로 적층된 제1 내지 제4 반도체 패턴들(SP1-SP4)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 리세스 영역(RS)의 내측벽을 덮을 수 있다. 제2 방향(D2)으로의 단면에서, 제1 반도체 패턴(SP1)은 U자 형태를 가질 수 있다. 일 예로, 제1 반도체 패턴(SP1)은 콘포말하게 형성되어, 리세스 영역(RS)의 내측벽 상에서 일정한 두께(T1)를 가질 수 있다.
제2 반도체 패턴(SP2)이 제1 반도체 패턴(SP1) 상에 제공될 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)의 내측벽의 일부를 덮을 수 있다. 제2 방향(D2)으로의 단면에서, 제2 반도체 패턴(SP2)은 U자 형태를 가질 수 있다. 리세스 영역(RS)의 바닥과 인접하는 제2 반도체 패턴(SP2)의 두께(T2)는 제1 반도체 패턴(SP1)의 두께(T1)보다 클 수 있다. 다른 예로, 도시되진 않았지만, 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)의 내측벽을 완전히 덮을 수도 있다.
제3 반도체 패턴(SP3)이 제2 반도체 패턴(SP2) 상에 제공될 수 있다. 제3 반도체 패턴(SP3)은 리세스 영역(RS)을 채울 수 있다. 제3 반도체 패턴(SP3)의 부피는 제1, 제2 및 제4 반도체 패턴들(SP1, SP2, SP4) 각각의 부피보다 클 수 있다. 제3 반도체 패턴(SP3)의 상부는 제1 반도체 패턴(SP1)의 상부 내측벽과 직접 접할 수 있다.
제3 반도체 패턴(SP3)은 제1 채널 영역(CH1)의 상면(제1 레벨(LV1))과 제3 반도체 패턴(SP3)의 바닥면 사이의 제2 레벨(LV2)에서 제2 방향(D2)으로 최대 폭(W4)을 가질 수 있다. 제2 레벨(LV2)은 제1 채널 영역(CH1)의 상면(제1 레벨(LV1))과 제3 반도체 패턴(SP3)의 바닥면 사이의 중간 레벨일 수 있다. 제3 반도체 패턴(SP3)의 상면으로부터 제2 레벨(LV2)로 갈수록 제3 반도체 패턴(SP3)의 제2 방향(D2)으로의 폭은 점진적으로 증가할 수 있다. 제2 레벨(LV2)에서 제3 반도체 패턴(SP3)의 바닥면으로 갈수록 제3 반도체 패턴(SP3)의 제2 방향(D2)으로의 폭은 점진적으로 감소할 수 있다. 제2 레벨(LV2)에서의 제3 반도체 패턴(SP3)의 폭(W4)은 제2 레벨(LV2) 아래의 제3 반도체 패턴(SP3)의 폭(W5)보다 클 수 있다. 제3 반도체 패턴(SP3)의 상부의 제2 방향(D2)으로의 폭(W3)은 제3 반도체 패턴(SP3)의 하부의 제2 방향(D2)으로의 폭(예를 들어, W4 또는 W5)보다 작을 수 있다. 제3 반도체 패턴(SP3)의 상부는 제1 레벨(LV1)보다 높게 위치할 수 있다. 제3 반도체 패턴(SP3)의 하부는 제1 레벨(LV1)보다 낮게 위치할 수 있다.
제4 반도체 패턴(SP4)이 제3 반도체 패턴(SP3) 상에 제공될 수 있다. 제4 반도체 패턴(SP4)은 노출된 제3 반도체 패턴(SP3)의 표면을 콘포말하게 덮을 수 있다.
각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 기판(100)이 실리콘(Si)을 포함할 경우, 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 게르마늄(Ge)의 격자 상수는 실리콘(Si)의 격자 상수보다 더 클 수 있다.
제1 반도체 패턴(SP1)은 기판(100)과 제2 및 제3 반도체 패턴들(SP2, SP3) 사이에 개재된 버퍼층일 수 있다. 제1 반도체 패턴(SP1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제1 반도체 패턴(SP1)의 게르마늄(Ge)의 함량은 15 at% 내지 25 at%일 수 있다. 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 함량은 제1 반도체 패턴(SP1)의 게르마늄(Ge)의 함량보다 클 수 있다. 일 예로, 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 함량은 26 at% 내지 50 at%일 수 있다. 제3 반도체 패턴(SP3)의 게르마늄(Ge)의 함량은 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 함량보다 클 수 있다. 일 예로, 제3 반도체 패턴(SP3)의 게르마늄(Ge)의 함량은 51 at% 내지 75 at%일 수 있다.
제4 반도체 패턴(SP4)은 제3 반도체 패턴(SP3)을 보호하기 위한 캡핑층일 수 있다. 제4 반도체 패턴(SP4)은 기판(100)과 동일한 반도체 원소를 포함할 수 있다. 일 예로, 제4 반도체 패턴(SP4)은 단결정 실리콘(Si)을 포함할 수 있다. 제4 반도체 패턴(SP4)의 실리콘(Si)의 함량은 95 at% 내지 100 at%일 수 있다.
본 발명의 실시예들에 있어서, 제1 소스/드레인 영역(SD1)의 반도체 패턴들 중 제3 반도체 패턴(SP3)은 가장 높은 게르마늄 함량을 가지고, 가장 큰 부피를 차지할 수 있다. 또한, 제3 반도체 패턴(SP3)은 제1 채널 영역(CH1)을 향해 볼록하게 돌출된 형태를 가질 수 있다. 따라서, 제1 소스/드레인 영역들(SD1)은 그들 사이의 제1 채널 영역(CH1)에 상대적으로 높은 압축 응력을 제공할 수 있다.
도 4, 도 6, 도 8, 도 16, 도 18, 도 20 및 도 22는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5a, 도 7a, 도 9a, 도 17a, 도 19a, 도 21a 및 도 23a는 각각 도 4, 도 6, 도 8, 도 16, 도 18, 도 20 및 도 22의 A-A'선에 따른 단면도들이다. 도 5b, 도 7b, 도 9b, 도 17b, 도 19b, 도 21b 및 도 23b는 각각 도 4, 도 6, 도 8, 도 16, 도 18, 도 20 및 도 22의 B-B'선에 따른 단면도들이다. 도 7c, 도 9c, 도 17c, 도 19c, 도 21c 및 도 23c는 각각 도 6, 도 8, 도 16, 도 18, 도 20 및 도 22의 C-C'선에 따른 단면도들이다. 도 9d, 도 17d, 도 19d, 도 21d 및 도 23d는 각각 도 8, 도 16, 도 18, 도 20 및 도 22의 D-D'선에 따른 단면도들이다.
도 4, 도 5a 및 도 5b를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(AP1, AP2)이 형성될 수 있다. 활성 패턴들(AP1, AP2)은 제1 및 제2 활성 패턴들(AP1, AP2)을 포함할 수 있다. 구체적으로, 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 제1 활성 패턴들(AP1) 사이에 제1 트렌치들(TR1)이 형성될 수 있다. 제2 활성 패턴들(AP2) 사이에 제2 트렌치들(TR2)이 형성될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막들(ST)이 형성될 수 있다. 구체적으로, 제1 및 제2 트렌치들(TR1, TR2)을 모두 채우는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 상기 절연막을 리세스할 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR)을 구성할 수 있고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR)을 구성할 수 있다.
도 6 및 도 7a 내지 도 7c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(145)을 형성하는 것, 및 하드 마스크 패턴들(145)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 8 및 도 9a 내지 도 9c를 참조하면, NMOSFET 영역(NR)을 덮는 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 PMOSFET 영역(PR)을 선택적으로 노출할 수 있다. 제1 활성 패턴들(AP1) 상에 제1 식각 공정이 수행될 수 있다. 상기 제1 식각 공정 동안 희생 패턴들(PP) 각각의 양측의 제1 활성 패턴들(AP1)이 선택적으로 식각되어, 리세스 영역들(RS)이 형성될 수 있다. 상기 제1 식각 공정은, 제1 마스크 패턴(MP1), 하드 마스크 패턴들(145) 및 게이트 스페이서들(GS)을 식각 마스크로 하여 수행될 수 있다. 상기 제1 식각 공정은 이방성 식각 공정일 수 있다.
상기 제1 식각 공정은, 리세스 영역들(RS)의 바닥들이 소자 분리막들(ST)의 상면과 인접해질 때까지 수행될 수 있다. 상기 제1 식각 공정 동안 형성된 리세스 영역들(RS)의 바닥들은 소자 분리막들(ST)의 상면보다 높을 수 있다.
도 10은 본 발명의 실시예들에 따른 제2 식각 공정에 사용되는 식각 장치의 개념도이다. 도 11은 도 10의 ICP 안테나의 일 예를 나타낸 평면도이다.
도 10 및 도 11을 참조하여 후술할 제2 식각 공정에 사용되는 식각 장치(1)를 설명한다. 본 발명의 실시예들에 따른 제2 식각 공정은 공정 챔버(10)를 포함하는 식각 장치(1)에서 수행될 수 있다. 식각 장치(1)는 유도 결합형 플라즈마(Inductively Coupled Plasma, ICP) 소스를 이용하는 식각 장비일 수 있다. 보다 상세하게, 본 발명의 실시예들에 따른 식각 장치(1)는 유도 결합형 플라즈마를 발생시키는 ICP 안테나(30)를 포함할 수 있다.
식각 장치(1)는 그 하부에 웨이퍼(W)가 거치될 수 있는 서셉터(11)를 포함할 수 있다. 서셉터(11)는 RF 바이어스(12)에 연결될 수 있다. 이하, 본 명세서에서 사용되는 용어 "RF 바이어스"는 서셉터(11)에 연결된 RF 바이어스(12)를 지칭한다. 일 예로, RF 바이어스(12)에 의하여 서셉터(11)에 13.56 내지 27.56 MHz의 고주파가 인가될 수 있다. 한편, RF 바이어스(12)에 의하여 후술할 펄스 형태의 바이어스가 서셉터(11)에 인가될 때(즉, 펄스 모드), 펄스 주파수(pulse frequency)는 100 kHz 내지 200 kHz일 수 있다. 웨이퍼(W)는 직류 전원에 의하여 서셉터(11)에 정전 방식으로 흡착될 수 있다. 서셉터(11)는 히터에 연결될 수 있다.
챔버(10)는 가스 공급원(25)에 연결되어 처리 가스를 공급받을 수 있다. 일 예로, 상기 처리 가스는 플라즈마 여기용 가스 및 식각 가스를 포함할 수 있다. 플라즈마 여기용 가스는 Ar, He, Ne, Kr 또는 Xe 중 적어도 하나를 포함할 수 있다. 식각 가스는 CF 계열의 식각 소스를 포함할 수 있다. 일 예로, 상기 CF 계열의 식각 소스는 CF4, C2F6 및 C4F8 중 적어도 하나를 포함할 수 있다. 상기 식각 가스는 사염화 규소(silicon tetrachloride, SiCl4)를 더 포함할 수 있다. 선택적으로, 상기 식각 가스는 산화성 가스를 더 포함할 수 있다. 상기 산화성 가스는 O2, CO2, 또는 CO를 포함할 수 있다.
가스 공급원(25)은 배관(27)을 통해 챔버(10)의 상부에 배치된 가스 공급부(23)에 연결될 수 있다. 가스 공급부(23)는, 배관(27)을 통해 공급된 상기 처리 가스를 챔버(10) 내로 공급할 수 있다.
식각 장치(1)는 챔버(10) 상에 배치되어 유도 결합형 플라즈마를 발생시키는 ICP 안테나(30)를 포함할 수 있다. 나아가, 식각 장치(1)는, 고주파 발생부(42) 및 매칭부(40)를 갖는 고주파 전원공급부(45)를 포함할 수 있다. 고주파 발생부(42)는 고주파(예를 들어, 13.56 MHz 내지 27.56 MHz)를 발생시키고, 매칭부(40)는 고주파를 ICP 안테나(30)로 전달할 수 있다.
ICP 안테나(30) 아래에 유전체 윈도우(dielectric window, 31)가 제공될 수 있다. 유전체 윈도우(31)는 챔버(10)의 내부를 밀봉할 수 있다. 유전체 윈도우(31)는 ICP 안테나(30)로부터 발생한 자기장의 경로를 형성할 수 있다. 일 예로, 유전체 윈도우(31)는 석영, 세라믹 또는 알루미나를 포함할 수 있다.
도 11을 다시 참조하면, ICP 안테나(30)는 고리 형상을 갖는 내측안테나 세그먼트(32), 및 내측안테나 세그먼트(32)의 외측에 배치된 고리 형상을 갖는 외측안테나 세그먼트(35)를 포함할 수 있다. 외측안테나 세그먼트(35)는 내측안테나 세그먼트(32)와 직렬로 연결될 수 있다.
외측안테나 세그먼트(35)의 파워 엔드는 매칭부(40)와 연결될 수 있다. 외측안테나 세그먼트(35)의 그라운드 엔드는 내측안테나 세그먼트(32)의 파워 엔드와 연결될 수 있다. 나아가, 내측안테나 세그먼트(32)의 그라운드 엔드는 접지될 수 있다.
내측안테나 세그먼트(32)는 서로 병렬로 연결된 복수의 내측 환형코일(33, 34)을 포함할 수 있다. 외측안테나 세그먼트(35)는 서로 병렬로 연결된 복수의 외측 환형코일(36, 37)을 포함할 수 있다.
고주파 발생부(42)에서 발생된 고주파가 매칭부(40)를 통해 외측안테나 세그먼트(35)의 파워 엔드로 인가될 수 있다. 외측안테나 세그먼트(35) 및 내측안테나 세그먼트(32)를 따라 전류가 흐르면서 자기장이 형성될 수 있다. 상기 자기장을 통해 챔버(10) 내에 공급된 상기 처리 가스가 이온화되어, 챔버(10) 내에 플라즈마가 형성될 수 있다.
도 12는 본 발명의 실시예들에 따른 제2 식각 공정을 설명하기 위한 공정 흐름도이다. 도 13은 본 발명의 실시예들에 따른 제2 식각 공정의 제1 단계(S11)와 제2 단계(S12)의 RF 바이어스 및 듀티비를 설명하기 위한 그래프이다. 도 14는 본 발명의 실시예들에 따른 제2 식각 공정의 제1 단계(S11)를 설명하기 위한 것으로, 도 8의 A-A'선에 따른 단면도이다. 도 15는 본 발명의 실시예들에 따른 제2 식각 공정의 제2 단계(S12)를 설명하기 위한 것으로, 도 8의 A-A'선에 따른 단면도이다.
도 10 내지 도 15를 참조하면, 리세스 영역들(RS)이 형성된 제1 활성 패턴들(AP1) 상에 제2 식각 공정이 수행될 수 있다. 상기 제2 식각 공정은 더 폴리머릭한 조건(more polymeric condition)을 갖는 제1 단계(S11) 및 덜 폴리머릭한 조건(less polymeric condition)을 갖는 제2 단계(S12)를 포함할 수 있다. 제1 단계(S11) 및 제2 단계(S12)는 동일한 공정 챔버(10)에서 수행될 수 있다. 제1 단계(S11) 및 제2 단계(S12)는 적어도 2회 반복되는 사이클릭(cyclic) 방식으로 수행될 수 있다. 제1 단계(S11)와 제2 단계(S12)의 반복 회수(n)가 기 설정한 값(N)에 도달하는 경우, 상기 제2 식각 공정은 종료될 수 있다(S13).
본 명세서에서 사용되는 용어 "더 폴리머릭한 조건"은 식각 단계에서 기판(100) 상의 구조물의 표면에 상기 구조물과 식각 소스의 결합으로 형성된 폴리머(이하, 표면 폴리머)가 형성되는 조건을 지칭할 수 있다. 본 명세서에서 사용되는 용어 "덜 폴리머릭한 조건"은 상기 표면 폴리머가 탈착(desorption)되어 제거되는 조건을 지칭할 수 있다. 일 예로, 식각 소스로 CF계열의 가스가 사용되는 경우, 상기 표면 폴리머는 CF계열의 폴리머일 수 있다. 일 예로, 식각 소스로 사염화 규소가 사용되는 경우, 상기 표면 폴리머는 실리콘 산화물일 수 있다. 제1 단계(S11)는 상대적으로 상기 표면 폴리머의 형성이 쉬운 흡수 단계(absorption step)로 지칭될 수 있고, 제2 단계(S12)는 상대적으로 상기 표면 폴리머의 형성이 어려운 탈착 단계(desorption step)로 지칭될 수 있다.
구체적으로, 기판(100) 상에 상기 제2 식각 공정의 제1 단계(S11)가 수행되면서, PMOSFET 영역(PR) 상의 하드 마스크 패턴들(145) 및 게이트 스페이서들(GS) 상에 표면 폴리머(VP)가 형성될 수 있다 (도 14 참조). 표면 폴리머(VP)는 기판(100)과 멀어질수록 더 두껍게 형성될 수 있다. 따라서, 리세스 영역들(RS) 내에는 실질적으로 표면 폴리머(VP)가 거의 형성되지 않을 수 있다.
기판(100) 상에 상기 제2 식각 공정의 제2 단계(S12)가 수행되면서, 리세스 영역들(RS)이 더 크게 확장될 수 있다 (도 15 참조). 제2 단계(S12)는 표면 폴리머(VP)를 마스크로 이용하는 등방성 식각으로 진행될 수 있다. 제2 단계(S12)를 수행하는 동안, 리세스 영역들(RS) 각각의 내측벽은 표면 폴리머(VP)의 측벽과 정렬되는 형태로 형성될 수 있다. 따라서 확장된 리세스 영역(RS)은, 그의 하부의 제2 방향(D2)으로의 폭(W7)이 그의 상부의 제2 방향(D2)으로의 폭(W6)보다 커질 수 있다. 확장된 리세스 영역(RS)의 바닥은 소자 분리막들(ST)의 상면보다 낮을 수 있다. 제2 단계(S12)가 수행되는 동안, 표면 폴리머(VP)는 탈착(desorption)되어 제거될 수 있다.
제 1 단계(S11) 및 제 2 단계(S12)는 서로 다른 공정 조건들을 가질 수 있다. 구체적으로, 제1 단계(S11)는 제2 단계(12)에 비해 더 높은 공정 압력을 가질 수 있다. 일 예로, 제1 단계(S11)의 챔버 압력은 6 mTorr 내지 25 mTorr일 수 있고, 제2 단계(S12)의 챔버 압력은 3 mTorr 내지 9 mTorr일 수 있다.
제1 단계(S11)는 불소에 대한 탄소의 비(C/F ratio)가 상대적으로 높은 제1 식각 소스를 사용할 수 있고, 제2 단계(S12)는 불소에 대한 탄소의 비(C/F ratio)가 상대적으로 낮은 제2 식각 소스를 사용할 수 있다. 상기 제1 식각 소스의 C/F비는 1/2 이상이고, 상기 제 2 식각 소스의 C/F비는 1/2 보다 작을 수 있다. 일 예로, 상기 제1 식각 소스는 C4F6(C/F ratio=1/1.5) 및 C4F8(C/F ratio=1/2) 중 적어도 하나를 포함할 수 있고, 상기 제2 식각 소스는, C2F6(C/F ratio=1/3) 및 CF4(C/F ratio=1/4) 중 적어도 하나를 포함할 수 있다.
제1 단계(S11)는 제2 단계(S12)에 비해 RF 바이어스의 듀티비가 더 낮을 수 있다. 도 13을 다시 참조하면, 펄스 형태의 RF 바이어스는 제1 구간(ON) 및 제2 구간(OFF)을 포함할 수 있다. 제1 구간(ON)은 상기 RF 바이어스가 온(on)되어 고주파를 인가하는 구간이고, 제2 구간(OFF)은 상기 RF 바이어스가 오프(off)되어 고주파를 인가하지 않는 구간이다. 제1 구간(ON)은 제1 시간(TI1) 동안 수행될 수 있고, 제2 구간(OFF)은 제2 시간(TI2)동안 수행될 수 있다. 제1 구간(ON)과 제2 구간(OFF)은 사이클릭하게 교번적으로 반복될 수 있다. 상기 듀티비는, 제1 시간(TI1)과 제2 시간(TI2)의 합에 대한 제1 시간(TI1)의 비율(TI1/(TI1+TI2))일 수 있다.
제1 단계(S11)의 듀티비는 5% 내지 50%일 수 있다. 제1 단계(S11)는 상대적으로 낮은 듀티비를 가지므로, 식각 가스의 활성 이온들의 기판(100) 방향으로의 직진성이 낮을 수 있다. 이로써, 제1 단계(S11) 동안 제1 활성 패턴들(AP1)의 식각은 적게 이루어지고, 대신 표면 폴리머(VP)가 주로 형성될 수 있다.
제2 단계(S12)에서의 듀티비는 제1 단계(S11)의 듀티비의 1.1배 내지 2배일 수 있다. 일 예로, 제2 단계(S12)에서의 듀티비는 50% 내지 100%일 수 있다. 제2 단계(S12)의 경우, 식각 가스의 활성 이온들의 기판(100) 방향으로의 직진성이 높을 수 있다. 이로써, 제2 단계(S12) 동안 제1 활성 패턴들(AP1)의 식각이 활발히 수행되면서, 리세스 영역들(RS)이 더 크게 확장될 수 있다. 선택적으로, 도시되진 않았지만, 제1 단계(S11)는 제2 단계(S12)보다 RF 바이어스 및/또는 RF 파워가 낮을 수 있다.
상기 제2 식각 공정 동안, 제1 단계(S11) 및 제2 단계(S12)는 복수 회 반복될 수 있다. 상기 제2 식각 공정은 서로 다른 공정 조건의 두 단계가 사이클릭하게 반복 수행되므로, 논-사이클릭한(non-cyclic) 식각 공정에 비하여 큰 공정 윈도우(large process windows)를 가질 수 있다. 또한 제1 활성 패턴들(AP1) 상에 등방성 식각이 효율적으로 수행되어, 리세스 영역들(RS)이 기판(100)의 바닥면 방향과 가까워질수록 커지는 폭을 갖도록 확장될 수 있다.
도 16 및 도 17a 내지 도 17d를 참조하면, 희생 패턴들(PP) 각각의 양측에 제1 소스/드레인 영역들(SD1)이 형성될 수 있다. 제1 소스/드레인 영역들(SD1)은 제1 활성 패턴들(AP1)의 리세스 영역들(RS)의 내측벽들을 씨드층(seed laye)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 제1 소스/드레인 영역들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 제1 채널 영역(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
제1 소스/드레인 영역들(SD1)이 형성되는 선택적 에피택시얼 성장 공정 동안, NMOSFET 영역(NR)은 제1 마스크 패턴(MP1)에 의해 보호될 수 있다. 각각의 제1 소스/드레인 영역들(SD1)은 기판(100)의 제1 반도체 원소보다 큰 격자 상수를 갖는 제2 반도체 원소를 포함할 수 있으며, 다층의 반도체 층들로 형성될 수 있다.
각각의 제1 소스/드레인 영역들(SD1)은 순차적으로 형성된 제1 내지 제4 반도체 패턴들(SP1-SP4)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 리세스 영역(RS)의 내측벽을 씨드층으로 하는 제1 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 제1 반도체 패턴(SP1)은 저농도의 제2 반도체 원소를 함유할 수 있다. 제1 반도체 패턴(SP1)은 인 시튜 방식에 의해 저농도의 불순물로 도핑될 수 있다. 일 예로, 제1 반도체 패턴(SP1)은 인 시튜로 붕소가 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제1 반도체 패턴(SP1)의 게르마늄(Ge)의 함량은 15 at% 내지 25 at%일 수 있다.
상기 제1 선택적 에피택시얼 성장 공정은 후술할 제2 선택적 에피택시얼 성장 공정 및 제3 선택적 에피택시얼 성장 공정보다 높은 압력 조건에서 수행될 수 있다. 일 예로, 상기 제1 선택적 에피택시얼 성장 공정은 공정은 50 Torr 내지 250 Torr의 압력 하에서 수행될 수 있다. 이에 따라, 제1 반도체 패턴(SP1)은 리세스 영역(RS)의 내측벽 상에 콘포말하게 형성될 수 있다.
제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)을 씨드층으로 하는 제2 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)보다 높은 농도를 갖는 제2 반도체 원소를 함유할 수 있다. 제2 반도체 패턴(SP2)은 인 시튜 방식에 의해 고농도의 불순물로 도핑될 수 있다. 일 예로, 제2 반도체 패턴(SP2)은 인 시튜로 붕소가 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 함량은 26 at% 내지 50 at%일 수 있다.
상기 제2 선택적 에피택시얼 성장 공정은 상기 제1 선택적 에피택시얼 성장 공정보다 낮은 압력 조건에서 수행될 수 있다. 일 예로, 상기 제2 선택적 에피택시얼 성장 공정은 10 Torr 내지 50 Torr 압력 하에서 수행될 수 있다. 이에 따라, 제1 반도체 패턴(SP1)의 내측벽의 사이드 상의 제2 반도체 패턴(SP2)의 두께는 제1 반도체 패턴(SP1)의 내측벽의 바닥 상의 제2 반도체 패턴(SP2)의 두께보다 작을 수 있다. 제1 반도체 패턴(SP1)의 내측벽의 바닥 상의 제2 반도체 패턴(SP2)의 두께는 제1 반도체 패턴(SP1)의 두께보다 클 수 있다.
제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)을 씨드층으로 하는 제3 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)보다 높은 농도를 갖는 제2 반도체 원소를 함유할 수 있다. 제3 반도체 패턴(SP3)은 인 시튜 방식에 의해 제2 반도체 패턴(SP2)보다는 낮은 농도의 불순물로 도핑될 수 있다. 일 예로, 제3 반도체 패턴(SP3)은 인 시튜로 붕소가 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제3 반도체 패턴(SP3)의 게르마늄(Ge)의 함량은 50 at% 내지 75 at%일 수 있다.
상기 제3 선택적 에피택시얼 성장 공정은 상기 제1 선택적 에피택시얼 성장 공정보다 낮은 압력 조건에서 수행될 수 있다. 일 예로, 상기 제3 선택적 에피택시얼 성장 공정은 10 Torr 내지 50 Torr 압력 하에서 수행될 수 있다.
제4 반도체 패턴(SP4)은 제3 반도체 패턴(SP3)을 씨드층으로 하는 제4 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 제4 반도체 패턴(SP4)은 기판(100)과 동일한 제1 반도체 원소를 함유할 수 있다. 일 예로, 제4 반도체 패턴(SP4)은 단결정 실리콘(Si)을 포함할 수 있다. 상술한 제1 내지 제4 선택적 에피택시얼 성장 공정들은 동일 챔버 내에서 순차적으로 수행될 수 있다.
도 18 및 도 19a 내지 도 19d를 참조하면, 제1 마스크 패턴(MP1)이 제거될 수 있다. PMOSFET 영역(PR)을 덮는 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)은 NMOSFET 영역(NR)을 선택적으로 노출할 수 있다.
제2 활성 패턴들(AP2) 상에 식각 공정이 수행되어, 제2 활성 패턴들(AP2)의 상부에 리세스 영역들이 형성될 수 있다. 제2 활성 패턴들(AP2)을 식각하는 것은, 앞서 도 8 및 도 9a 내지 도 9d를 참조하여 설명한 제1 식각 공정과 유사할 수 있다.
제2 활성 패턴들(AP2)의 리세스 영역들을 채우는 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 제2 소스/드레인 영역들(SD2)은 제2 활성 패턴들(AP2)의 리세스 영역들의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 제2 소스/드레인 영역들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 제2 채널 영역(CH2)이 정의될 수 있다. 제2 소스/드레인 영역들(SD2)이 형성되는 선택적 에피택시얼 성장 공정 동안, PMOSFET 영역(PR)은 제2 마스크 패턴(MP2)에 의해 보호될 수 있다.
도 20 및 도 21a 내지 도 21d를 참조하면, 제2 마스크 패턴(MP2)이 제거될 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2), 하드 마스크 패턴들(145) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(140)이 형성될 수 있다. 일 예로, 제1 층간 절연막(140)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(140)이 평탄화될 수 있다. 제1 층간 절연막(140)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(145)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(140)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다. 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 빈 공간들(ES)이 형성될 수 있다.
도 22 및 도 23a 내지 도 23d를 참조하면, 각각의 빈 공간들(ES)에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 유전 패턴(GI)은 빈 공간(ES)을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 빈 공간(ES)을 완전히 채우는 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
후속으로, 게이트 전극들(GE)의 상부들이 리세스될 수 있다. 게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(140) 및 게이트 캐핑 패턴들(GP) 상에 제2 층간 절연막(150)이 형성될 수 있다. 제2 층간 절연막(150)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(150)은 CVD 공정에 의해 형성될 수 있다.
제2 층간 절연막(150) 및 제1 층간 절연막(140)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 노출하는 콘택 홀들이 형성될 수 있다. 일 예로, 상기 콘택 홀들은 게이트 캐핑 패턴들(GP) 및 게이트 스페이서들(GS)에 의해 자기 정렬되는 자기 정렬 콘택 홀들(self-align contact holes)일 수 있다.
상기 콘택 홀들 내에 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 접촉하는 콘택들(AC)이 형성될 수 있다. 콘택들(AC) 각각은 도전 기둥(165), 및 도전 기둥(165)을 감싸는 베리어막(160)을 포함할 수 있다. 구체적으로, 상기 콘택 홀들을 부분적으로 채우는 베리어막(160)이 형성될 수 있다. 이어서, 상기 콘택 홀들을 완전히 채우는 도전막이 형성되고, 제2 층간 절연막(150)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 베리어막(160)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있고, 도전 기둥(165)은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다. 도 25는 도 24의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 24 및 도 25를 참조하면, 각각의 제1 소스/드레인 영역들(SD1)은 순차적으로 적층된 제1 내지 제4 반도체 패턴들(SP1-SP4) 뿐만 아니라 제5 반도체 패턴(SP5)을 더 포함할 수 있다. 제5 반도체 패턴(SP5)은 리세스 영역(RS)의 내측벽을 덮을 수 있다. 제5 반도체 패턴(SP5)은 제1 반도체 패턴(SP1)과 제1 활성 패턴(AP1) 사이에 개재될 수 있다. 제5 반도체 패턴(SP5)은 기판(100)과 동일한 반도체 원소를 포함할 수 있으며, 일 예로, 제5 반도체 패턴(SP5)은 비도핑된 실리콘(Si)을 포함할 수 있다. 제5 반도체 패턴(SP5)의 실리콘(Si)의 함량은 95 at% 내지 100 at% 일 수 있다.
본 실시예의 리세스 영역(RS)의 깊이는 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 리세스 영역(RS)의 깊이보다 더 깊을 수 있다. 본 실시예의 제1 소스/드레인 영역(SD1)의 제3 방향(D3)으로의 길이는 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 제1 소스/드레인 영역(SD1)의 제3 방향(D3)으로의 길이보다 더 클 수 있다. 리세스 영역(RS)이 상대적으로 깊어질수록 제1 소스/드레인 영역(SD1)의 크기가 커질 수 있고, 이로써 제1 채널 영역(CH1)에 상대적으로 높은 압축 응력을 제공할 수 있다. 그러나 리세스 영역(RS)이 상대적으로 깊어질수록 누설 전류가 발생할 수 있다. 제5 반도체 패턴(SP5)은 누설 전류가 발생하는 것을 방지할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 제1 영역 및 제2 영역을 갖는 기판; 및
    상기 기판의 상부에 제공되어 제1 활성 패턴을 정의하는 소자 분리막을 포함하되,
    상기 제1 활성 패턴은 상기 제1 영역 상에서 제1 방향으로 연장되고,
    상기 제1 활성 패턴은:
    상기 제1 활성 패턴의 상부에 형성된 한 쌍의 리세스 영역들을 채우는 한 쌍의 소스/드레인 영역들; 및
    상기 한 쌍의 소스/드레인 영역들 사이에 개재된 채널 영역을 포함하고,
    각각의 상기 소스/드레인 영역들은, 상기 리세스 영역의 내측벽 상의 제1 반도체 패턴, 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하며,
    상기 소스/드레인 영역의 상부의 상기 제1 방향으로의 폭은 그의 하부의 상기 제1 방향으로의 폭보다 작고,
    상기 제2 반도체 패턴의 상부의 상기 제1 방향으로의 폭은 그의 하부의 상기 제1 방향으로의 폭보다 작으며,
    상기 제2 반도체 패턴의 상기 상부는 상기 채널 영역의 상면보다 더 높이 위치하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 반도체 패턴의 상기 하부의 폭은, 상기 채널 영역의 상면과 상기 제2 반도체 패턴의 바닥면 사이의 중간 레벨에서 측정된 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 반도체 패턴의 상기 상부는 상기 제1 반도체 패턴의 상부 내측벽과 접하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 활성 패턴의 상기 상부는 상기 소자 분리막의 상면보다 더 높이 위치하는 반도체 소자.
  5. 제1항에 있어서,
    상기 기판은 제1 반도체 원소를 함유하고,
    각각의 상기 소스/드레인 영역들은, 상기 제1 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 제2 반도체 원소를 함유하며,
    각각의 상기 소스/드레인 영역들은 상기 제1 및 제2 반도체 패턴들 사이에 개재된 제3 반도체 패턴을 더 포함하고,
    상기 제3 반도체 패턴의 제2 반도체 원소의 함량은, 상기 제1 반도체 패턴의 제2 반도체 원소의 함량보다 크고 상기 제2 반도체 패턴의 제2 반도체 원소의 함량보다 작은 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 반도체 패턴의 부피는 상기 제3 반도체 패턴의 부피보다 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 기판은 제1 반도체 원소를 함유하고,
    각각의 상기 제1 및 제2 반도체 패턴들은, 상기 제1 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 제2 반도체 원소를 함유하며,
    각각의 상기 소스/드레인 영역들은 상기 제2 반도체 패턴 상의 제3 반도체 패턴을 더 포함하고,
    상기 제3 반도체 패턴은 상기 제1 반도체 원소를 95 at% 내지 100 at% 함유하는 반도체 소자.
  8. 제1항에 있어서,
    상기 기판은 제1 반도체 원소를 함유하고,
    각각의 상기 소스/드레인 영역들은, 상기 제1 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 제2 반도체 원소를 함유하며,
    상기 제2 반도체 패턴의 제2 반도체 원소의 함량은 상기 제1 반도체 패턴의 제2 반도체 원소의 함량보다 큰 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 활성 패턴의 상기 채널 영역을 가로지르는 게이트 전극을 더 포함하되,
    상기 게이트 전극은 상기 채널 영역의 상기 상면 및 양 측벽들을 둘러싸는 반도체 소자.
  10. 제1항에 있어서,
    상기 소자 분리막은 상기 제2 영역 상에서 상기 제1 방향으로 연장되는 제2 활성 패턴을 정의하고,
    상기 제1 영역은 PMOSFET 영역이며,
    상기 제2 영역은 NMOSFET 영역인 반도체 소자.
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