CN108281481B - 半导体装置 - Google Patents

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Abstract

半导体装置包括：在基底上的器件隔离层、由器件隔离层限定的第一有源图案以及源极区和漏极区。第一有源图案在第一方向上延伸，并且包括位于形成在第一有源图案的上部处的一对凹进之间的沟道区。源极区和漏极区填充第一有源图案中的一对凹进区。源极区和漏极区中的每个包括位于凹进中的第一半导体图案和位于第一半导体图案上的第二半导体图案。源极区和漏极区中的每个具有其宽度小于源极区和漏极区中的所述每个的下部的宽度的上部。第二半导体图案具有其宽度小于第二半导体图案的下部的宽度的上部。第二半导体图案的上部被布置成高于沟道区的顶表面。

Description

半导体装置
本专利申请要求于2017年1月5日提交到韩国知识产权局的第10-2017-0001938号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
发明构思涉及一种半导体装置，更具体地，涉及一种包括鳍式场效应晶体管的半导体装置。
背景技术
半导体装置因为其尺寸小、功能多和/或制造成本低而用在电子行业中。半导体装置可被分类为存储逻辑数据的半导体存储器装置、处理逻辑数据的操作的半导体逻辑装置以及兼具存储器和逻辑元件的混合半导体装置中的任意一种。在电子行业中，已经越来越多地使用半导体装置。例如，半导体装置已经越来越多地用于高可靠性、高速度和/或多功能应用。半导体装置逐渐复杂并高度集成以满足所需的特性。
发明内容
发明构思涉及一种包括具有增强的电子特性的场效应晶体管的半导体装置。
根据发明构思的一些示例实施例，半导体装置可以包括：基底，包括第一区域和第二区域；器件隔离层，位于基底上，器件隔离层限定第一有源图案，第一有源图案在第一区域上在第一方向上延伸，第一有源图案包括位于形成在第一有源图案的上部处的一对凹进之间的沟道区；源极区和漏极区，在第一有源图案中填充所述一对凹进。源极区和漏极区中的每个可以包括位于凹进的内侧壁上的第一半导体图案和位于第一半导体图案上的第二半导体图案。源极区和漏极区中的所述每个在源极区和漏极区中的所述每个的上部处在第一方向上的宽度可以小于源极区和漏极区中的所述每个在源极区和漏极区中的所述每个的下部处在第一方向上的宽度。第二半导体图案在第二半导体图案的上部处在第一方向上的宽度可以小于第二半导体图案在第二半导体图案的下部处在第一方向上的宽度。第二半导体图案的上部可被布置成高于沟道区的顶表面。
根据发明构思的一些示例实施例，半导体装置可以包括：基底，包括第一区域和第二区域；第一有源图案，在基底的第一区域上。第一有源图案可以在第一方向上延伸。第一有源图案可以包括沟道区和横跨沟道区在第一方向上彼此分隔开的一对源极区和漏极区。基底可以包括第一半导体成分。源极区和漏极区中的每个可以包含第二半导体成分，第二半导体成分的晶格常数大于第一半导体成分的晶格常数。源极区和漏极区中的所述每个可以包括顺序堆叠的多个半导体图案。所述多个半导体图案可以包括第一半导体图案。第一半导体图案中的第二半导体成分的含量可以大于所述多个半导体图案中的任何其它一个中的第二半导体成分的含量。第一半导体图案在第一半导体图案的上部处的宽度可以小于第一半导体图案在第一半导体图案的下部处在第一方向上的宽度。第一半导体图案的上部可被布置成高于沟道区的顶表面。
根据发明构思的一些示例实施例，半导体装置可以包括：基底、在基底上彼此分隔开的多个有源图案、栅电极、栅极介电图案以及源极区和漏极区。所述多个有源图案可以包括在第一方向上延伸的第一有源图案。第一有源图案可以包括在第一方向上交替布置的第一沟道区和凹进区。第一沟道区可以在凹进区上方突出。第一有源图案的凹进区可以在第一沟道区的顶表面与凹进区的底表面之间的水平处具有最大宽度。栅电极可以横跨第一有源图案的第一沟道区。栅极介电图案可以位于栅电极与第一有源图案的第一沟道区之间。源极区和漏极区可以位于第一有源图案的凹进区中。
附图说明
图1是用于解释根据发明构思的一些示例实施例的半导体装置的平面图。
图2A、图2B、图2C和图2D是分别沿图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
图3是图2A的部分M的放大剖视图。
图4、图6、图8、图16、图18、图20和图22是用于解释根据发明构思的一些示例实施例的半导体装置的制造方法的平面图。
图5A、图7A、图9A、图17A、图19A、图21A和图23A是分别沿着图4、图6、图8、图16、图18、图20和图22的线A-A'截取的剖视图。
图5B、图7B、图9B、图17B、图19B、图21B和图23B是分别沿着图4、图6、图8、图16、图18、图20和图22的线B-B'截取的剖视图。
图7C、图9C、图17C、图19C、图21C和图23C是分别沿着图6、图8、图16、图18、图20和图22的线C-C'截取的剖视图。
图9D、图17D、图19D、图21D和图23D是分别沿着图8、图16、图18、图20和图22的线D-D'截取的剖视图。
图10是根据发明构思的一些示例实施例的用于第二蚀刻工艺的蚀刻设备的概念图。
图11是示出图10中示出的电感耦合等离子体(ICP)天线的示例的平面图。
图12是用于解释根据发明构思的一些示例实施例的第二蚀刻工艺的流程图。
图13是用于解释根据发明构思的一些示例实施例的在第二蚀刻工艺的第一步和第二步中的RF偏置和占空比的曲线图。
图14是沿图8的线A-A'截取的用于解释根据发明构思的一些示例实施例的第二蚀刻工艺的第一步的剖视图。
图15是沿图8的线A-A'截取的用于解释根据发明构思的一些示例实施例的第二蚀刻工艺的第二步的剖视图。
图24是沿图1的线A-A'截取的用于解释根据发明构思的一些示例实施例的半导体装置的剖视图。
图25是图24中示出的部分M的放大剖视图。
具体实施方式
图1是用于解释根据发明构思的一些示例实施例的半导体装置的平面图。图2A、图2B、图2C和图2D是分别沿图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图3是图2A的部分M的放大剖视图。
参照图1、图2A至图2D和图3，器件隔离层ST可以设置在基底100的上部。器件隔离层ST可以限定PMOSFET区域PR和NMOSFET区域NR。基底100可以是包括硅、锗、硅-锗等的化合物半导体基底或半导体基底。例如，基底100可以是硅基底。器件隔离层ST可以包括诸如氧化硅层的绝缘材料。
PMOSFET区域PR和NMOSFET区域NR可以在与基底100的顶表面平行的第一方向D1上彼此分隔开并且横跨器件隔离层ST。PMOSFET区域PR和NMOSFET区域NR可以在与第一方向D1交叉的第二方向D2上延伸。尽管图中未示出，但是PMOSFET区域PR与NMOSFET区域NR之间的器件隔离层ST可以比有源图案AP1之间和有源图案AP2之间的器件隔离层ST深。
PMOSFET区域PR和NMOSFET区域NR可以形成用于存储数据的存储器单元区。例如，基底100的存储器单元区可被设置为在其上有形成多个SRAM单元的存储器单元晶体管。PMOSFET区域PR和NMOSFET区域NR可以包括至少一个存储器单元晶体管。
可选地，PMOSFET区域PR和NMOSFET区域NR可以是在其上包括构成(和/或形成)半导体装置的逻辑电路的逻辑晶体管的逻辑单元区。例如，基底100的逻辑单元区可被设置为在其上有构成(和/或形成)处理器核心或I/O端子的逻辑晶体管。PMOSFET区域PR和NMOSFET区域NR可以包括至少一个逻辑晶体管。然而，发明构思不限于此。
PMOSFET区域PR和NMOSFET区域NR可被设置为在其上有在第二方向D2上延伸的多个有源图案AP1和AP2。有源图案AP1和AP2可以包括PMOSFET区域PR上的第一有源图案AP1和NMOSFET区域NR上的第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以是基底100的从基底100的顶表面突出的部分。第一有源图案AP1和第二有源图案AP2可以沿着第一方向D1来布置。
第一沟槽TR1可以限定在邻近的第一有源图案AP1之间，第二沟槽TR2可以限定在邻近的第二有源图案AP2之间。器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以限定第一有源图案AP1和第二有源图案AP2。器件隔离层ST可以直接覆盖第一有源图案AP1和第二有源图案AP2的下侧壁。在PMOSFET区域PR上示出了三个第一有源图案AP1，在NMOSFET区域NR上示出了三个第二有源图案AP2，但是发明构思不限于此。
第一有源图案AP1和第二有源图案AP2可以具有被布置成比器件隔离层ST的顶表面高的上部。第一有源图案AP1和第二有源图案AP2可以具有在器件隔离层ST上方垂直突出的上部。第一有源图案AP1和第二有源图案AP2的每个上部可以形如在一对器件隔离层ST之间突出的鳍。
第一沟道区CH1和第一源极/漏极区SD1可以设置在第一有源图案AP1的上部。第一源极/漏极区SD1可以是p型杂质区域。第一沟道区CH1中的每个可以设置在一对第一源极/漏极区SD1之间。第二沟道区CH2和第二源极/漏极区SD2可以设置在第二有源图案AP2的上部。第二源极/漏极区SD2可以是n型杂质区域。第二沟道区CH2中的每个可设置在一对第二源极/漏极区SD2之间。
第一源极/漏极区SD1和第二源极/漏极区SD2可以是通过选择性外延生长工艺形成的外延图案。第一源极/漏极区SD1和第二源极/漏极区SD2可以具有被布置成比第一沟道区CH1和第二沟道区CH2的顶表面高的顶表面。第一源极/漏极区SD1和第二源极/漏极区SD2可以包括与基底100的半导体成分不同的半导体成分。例如，第一源极/漏极区SD1可以包括其晶格常数比包括在基底100中的半导体成分的晶格常数大的半导体成分。结果，第一源极/漏极区SD1可以向第一沟道区CH1提供压应力。例如，第二源极/漏极区SD2可以包括其晶格常数与包括在基底100中的半导体成分的晶格常数相等或者比包括在基底100中的半导体成分的晶格常数小的半导体成分。结果，第二源极/漏极区SD2可以向第二沟道区CH2提供拉应力。
栅电极GE可以设置成在第一方向D1上延伸，同时连续横跨第一有源图案AP1和第二有源图案AP2。栅电极GE可以在第二方向D2上彼此分隔开。栅电极GE可以与第一沟道区CH1和第二沟道区CH2竖直地叠置。每个栅电极GE可以围绕第一沟道区CH1和第二沟道区CH2中的每个的顶表面和相对侧壁(见图2C)。例如，栅电极GE可以包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一种或更多种。
一对栅极分隔件GS可以设置在每个栅电极GE的相对侧壁上。栅极分隔件GS可沿着栅电极GE在第一方向D1上延伸。栅极分隔件GS可以具有比栅电极GE的顶表面高的顶表面。栅极分隔件GS的顶表面可以与下面将讨论的第一层间介电层140的顶表面共面。栅极分隔件GS可以包括SiO2、SiCN、SiCON和SiN中的一种或更多种。可选地，栅极分隔件GS可以包括由SiO2、SiCN、SiCON和SiN中的两种或更多种构成的多层。
栅极介电图案GI可以设置在栅电极GE与第一有源图案AP1之间以及栅电极GE与第二有源图案AP2之间。每个栅极介电图案GI可以沿着栅电极GE中的每个栅电极GE的底表面延伸。栅极介电图案GI中的每个可以覆盖第一沟道区CH1和第二沟道区CH2中的每个的顶表面和相对侧壁。栅极介电图案GI可以包括高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌锌酸铅中的一种或更多种。
栅极覆盖图案GP可以设置在栅电极GE中的每个上。栅极覆盖图案GP可沿着栅电极GE在第一方向D1上延伸。栅极覆盖图案GP可以包括对将在下面进行讨论的第一层间介电层140和第二层间介电层150具有蚀刻选择性的材料。具体而言，栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
第一层间介电层140可以设置在基底100上。第一层间介电层140可以覆盖栅极分隔件GS、第一源极/漏极区SD1和第二源极/漏极区SD2。第一层间介电层140可以具有与栅极覆盖图案GP的顶表面和栅极分隔件GS的顶表面基本共面的顶表面。第一层间介电层140可被设置为在其上有覆盖栅极覆盖图案GP的第二层间介电层150。
此外，一对栅电极GE可被设置为在其间具有贯穿第一层间介电层140和第二层间介电层150并且电连接到第一源极/漏极区SD1和第二源极/漏极区SD2的一个或更多个接触件AC。例如，接触件AC中的每个可以连接到多个第一源极/漏极区SD1或多个第二源极/漏极区SD2。可选地，如未在图中示出，至少一个接触件AC可以连接到单个第一源极/漏极区SD1或单个第二源极/漏极区SD2，但是不特别限于此。
每个接触件AC可以包括导电柱165和围绕导电柱165的阻挡层160。阻挡层160可以覆盖导电柱165的侧壁和底表面。导电柱165可以包括金属材料，例如，钨。阻挡层160可以包括金属/金属氮化物，例如，Ti/TiN。
如图中未示出，硅化物层可以设置在接触件AC与第一源极/漏极区SD1之间以及接触件AC与第二源极/漏极区SD2之间。即，接触件AC可以通过硅化物层电连接到第一源极/漏极区SD1和第二源极/漏极区SD2。硅化物层可以包括金属硅化物，例如，硅化钛、硅化钽和硅化钨中的一种或更多种。
将返回参照图2A、图2D和图3详细讨论第一源极/漏极区SD1。
第一源极/漏极区SD1可以填充形成在第一有源图案AP1的上部的凹进RS。在第一沟道区CH1的顶表面(例如，第一水平LV1)与第一源极/漏极区SD1的底表面之间的第三水平LV3处，第一源极/漏极区SD1可以在第二方向D2上具有最大宽度W2。在第三半导体图案SP3的底表面与第一半导体图案SP1的底表面之间的第三水平LV3处，第一源极/漏极区SD1可以在第二方向D2上具有最大宽度W2。随着从第一源极/漏极区SD1的顶表面接近第三水平LV3，第一源极/漏极区SD1可以在第二方向D2上具有逐渐增加的宽度。随着从第三水平LV3接近第一源极/漏极区SD1的底表面，第一源极/漏极区SD1在第二方向D2上的宽度可以逐渐减小。第一源极/漏极区SD1可以在其上部处在第二方向D2上具有上宽度W1，在其下部处可以在第二方向D2上具有下宽度。上宽度W1可以小于下宽度(例如，最大宽度W2)。第一源极/漏极区SD1的上部可以被布置成高于第一水平LV1。第一源极/漏极区SD1的下部可以被布置成低于第一水平LV1。
第一源极/漏极区SD1中的每个可以包括顺序堆叠的第一半导体图案SP1至第四半导体图案SP4。第一半导体图案SP1可以覆盖凹进RS的内侧壁。在沿着第二方向D2截取的剖视图观察时，第一半导体图案SP1可以形如U形。例如，第一半导体图案SP1可以共形地形成为在凹进RS的内侧壁上具有均匀的厚度T1。
第二半导体图案SP2可以设置在第一半导体图案SP1上。第二半导体图案SP2可以部分地覆盖第一半导体图案SP1的内侧壁。在沿着第二方向D2截取的剖视图观察时，第二半导体图案SP2可以形如U形。第二半导体图案SP2可以具有从第一半导体图案SP1的内底板测量的厚度T2，所述厚度T2可以大于第一半导体图案SP1的厚度T1。可选地，如未在图中示出，第二半导体图案SP2可以完全地覆盖第一半导体图案SP1的内侧壁。
第三半导体图案SP3可以设置在第二半导体图案SP2上。第三半导体图案SP3可以填充凹进RS。第三半导体图案SP3可以具有比第一半导体图案SP1、第二半导体图案SP2和第四半导体图案SP4中的每个的体积大的体积。第三半导体图案SP3可以具有与第一半导体图案SP1的上内侧壁直接接触的上部。
在第一沟道区CH1的顶表面(例如，第一水平LV1)与第三半导体图案SP3的底表面之间的第二水平LV2处，第三半导体图案SP3可以在第二方向D2上具有最大宽度W4。第二水平LV2可以是第一沟道区CH1的顶表面(即，第一水平LV1)与第三半导体图案SP3的底表面之间的中间水平。随着从第三半导体图案SP3的顶表面接近第二水平LV2，第三半导体图案SP3可以在第二方向D2上具有逐渐增加的宽度。随着从第二水平LV2接近第三半导体图案SP3的底表面，第三半导体图案SP3在第二方向D2上的宽度可以逐渐减小。第三半导体图案SP3可以在第二水平LV2处具有宽度W4，在第二水平LV2下方具有宽度W5。宽度W4可以大于宽度W5。第三半导体图案SP3可以在其上部处在第二方向D2上具有上宽度W3，在其下部处在第二方向D2上具有下宽度。上宽度W3可以小于下宽度(例如，宽度W4或宽度W5)。第三半导体图案SP3的上部可以被布置成高于第一水平LV1。第三半导体图案SP3的下部可以被布置成低于第一水平LV1。
第四半导体图案SP4可以设置在第三半导体图案SP3上。第四半导体图案SP4可以共形地覆盖第三半导体图案SP3的暴露的表面。
第一半导体图案SP1至第三半导体图案SP3中的每个可以包括其晶格常数比包括在基底100中的半导体成分的晶格常数大的半导体成分。例如，当基底100包括硅(Si)时，第一半导体图案SP1至第三半导体图案SP3中的每个可以包括硅-锗(SiGe)。锗(Ge)的晶格常数可以比硅(Si)的晶格常数大。
第一半导体图案SP1可以用作设置在第二半导体图案SP2和第三半导体图案SP3中的任何一个与基底100之间的缓冲层。第一半导体图案SP1可以包含具有相对低浓度的锗(Ge)。例如，第一半导体图案SP1可以包含约15at％至约25at％的锗(Ge)含量。第二半导体图案SP2可以包含其含量比第一半导体图案SP1中包含的锗(Ge)的含量大的锗(Ge)。例如，第二半导体图案SP2可以包含约25at％至约50at％的锗(Ge)含量。第三半导体图案SP3可以包含其含量比第二半导体图案SP2中包含的锗(Ge)的含量大的锗(Ge)。例如，第三半导体图案SP3可以包含约50at％至约75at％的锗(Ge)含量。
第四半导体图案SP4可以用作保护第三半导体图案SP3的覆盖层。第四半导体图案SP4可以包括与基底100的半导体成分相同的半导体成分。例如，第四半导体图案SP4可以包括单晶硅(Si)。第四半导体图案SP4可以含有约95at％至约100at％的硅(Si)含量。
在一些实施例中，第三半导体图案SP3可以具有比第一源极/漏极区SD1的任何其它半导体图案高的体积和锗含量。此外，第三半导体图案SP3可以具有朝向第一沟道区CH1突出的凸的形状。结果，第一源极/漏极区SD1可以向其间的第一沟道区CH1提供相对高的压应力。
图4、图6、图8、图16、图18、图20和图22是用于解释根据本发明构思的一些示例实施例的半导体装置的制造方法的平面图。图5A、图7A、图9A、图17A、图19A、图21A和图23A是分别沿着图4、图6、图8、图16、图18、图20和图22的线A-A'截取的剖视图。图5B、图7B、图9B、图17B、图19B、图21B和图23B是分别沿着图4、图6、图8、图16、图18、图20和图22的线B-B'截取的剖视图。图7C、图9C、图17C、图19C、图21C和图23C是分别沿着图6、图8、图16、图18、图20和图22的线C-C'截取的剖视图。图9D、图17D、图19D、图21D和图23D是分别沿着图8、图16、图18、图20和图22的线D-D'截取的剖视图。
参照图4、图5A和图5B，可以将基底100图案化以形成有源图案AP1和AP2。有源图案AP1和AP2可以包括第一有源图案AP1和第二有源图案AP2。具体而言，第一有源图案AP1和第二有源图案AP2的形成可以包括在基底100上形成掩模图案，并将掩模图案用作蚀刻掩模对基底100进行各向异性蚀刻。可以在第一有源图案AP1之间形成第一沟槽TR1。可以在第二有源图案AP2之间形成第二沟槽TR2。基底100可以是包括硅、锗、硅-锗等的化合物半导体基底或半导体基底。例如，基底100可以是硅基底。
可以形成器件隔离层ST以填充第一沟槽TR1和第二沟槽TR2。具体而言，可以形成绝缘层(例如，氧化硅层)以填充全部的第一沟槽TR1和第二沟槽TR2。此后，可以使绝缘层凹进直到暴露第一有源图案AP1和第二有源图案AP2的上部。第一有源图案AP1可以构成(和/或形成)PMOSFET区域PR，第二有源图案AP2可以构成(和/或形成)NMOSFET区域NR。
参照图6和图7A至图7C，可以形成牺牲图案PP以连续横跨第一有源图案AP1和第二有源图案AP2。可以将牺牲图案PP形成为具有在第一方向D1上延伸的线形或条形。具体而言，牺牲图案PP的形成可以包括：在基底100的整个表面上形成牺牲层，在牺牲层上形成硬掩模图案145，以及将硬掩模图案145用作蚀刻掩模对牺牲层进行图案化。牺牲层可以包括多晶硅层。
可以在每个牺牲图案PP的相对侧壁上形成一对栅极分隔件GS。栅极分隔件GS的形成可以包括在基底100的整个表面上共形地形成分隔层以及对分隔层进行各向异性蚀刻。分隔层可以包括SiO2、SiCN、SiCON和SiN中的一种或更多种。可选地，分隔层可以包括由SiO2、SiCN、SiCON和SiN中的两种或更多种构成的多层。
参照图8和图9A至图9C，可以形成第一掩模图案MP1以覆盖NMOSFET区域NR。第一掩模图案MP1可以选择性地暴露PMOSFET区域PR。可以对第一有源图案AP1执行第一蚀刻工艺。第一蚀刻工艺可以选择性地蚀刻位于每个牺牲图案PP的相对侧上的第一有源图案AP1，从而可以形成凹进RS。可以将第一掩模图案MP1、硬掩模图案145和栅极分隔件GS用作蚀刻掩模来执行第一蚀刻工艺。第一蚀刻工艺可以是各向异性蚀刻工艺。
可以执行第一蚀刻工艺直到凹进RS的底板接近器件隔离层ST的顶表面。在第一蚀刻工艺期间形成的凹进RS的底板可以被布置成高于器件隔离层ST的顶表面。
图10是根据发明构思的一些示例实施例的用于第二蚀刻工艺的蚀刻设备的概念图。图11是示出图10中示出的电感耦合等离子体(ICP)天线的示例的平面图。
将描述用于随后参照图10和图11讨论的第二蚀刻工艺的蚀刻设备1。根据发明构思的一些示例实施例，包括室10的蚀刻设备1可以执行第二蚀刻工艺。蚀刻设备1可以是使用电感耦合等离子体(ICP)源的蚀刻设备。更详细地讲，根据发明构思的一些示例实施例的蚀刻设备1可以包括产生电感耦合等离子体的ICP天线30。
蚀刻设备1可以在其下部处包括放置有晶片W的基座11。基座11可以连接到RF偏置12。在本说明书中，术语“RF偏置”在下文中可以表示连接到基座11的RF偏置12。例如，RF偏置12可以向基座11提供约13.56MHz至约27.56MHz的射频。当基座11由RF偏置12提供将在下面讨论的脉冲偏置(例如，脉冲模式)时，脉冲频率可以在约100kHz至约200kHz的范围内。直流电源可被用于使基座11静电吸附晶片W。基座11可以连接到加热器。
室10可以与气体供应25相连，以从气体供应25接收处理气体。例如，处理气体可以包括等离子体激发气体和蚀刻气体。等离子体激发气体可以包括Ar、He、Ne、Kr和Xe中的一种或更多种。蚀刻气体可以包括CF类的蚀刻源。例如，CF类的蚀刻源可以包括CF4、C2F6和C4F8中的一个或更多个，但发明构思不限于此。蚀刻气体还可以包括四氯化硅(SiCl4)。蚀刻气体还可以选择性地包括氧化气体。氧化气体可以包括O2、CO2或CO。
气体供应25可以通过管线27连接到安装在室10的上部的气体供应部23。气体供应部23可以向室10提供通过管线27供应的处理气体。
蚀刻设备1可以包括安装在室10上并产生电感耦合等离子体的ICP天线30。此外，蚀刻设备1还可以包括具有射频发生器42和匹配器40的射频电源45。射频发生器42可以产生射频(例如，约13.56MHz至约27.56MHz)，匹配器40可以将射频发送到ICP天线30。
介电窗口31可以设置在ICP天线30下方。介电窗口31可以密闭地密封室10。介电窗口31可以产生从ICP天线30产生的磁场的行进路径。例如，介电窗口31可以包括石英、陶瓷或氧化铝。
参照图11，ICP天线30可以包括环形的内天线段32和设置在内天线段32外部的环形的外天线段35。外天线段35可以与内天线段32串联连接。
外天线段35可以具有连接到匹配器40的电源端。外天线段35还可以具有连接到内天线段32的电源端的接地端。内天线段32可以具有处于接地状态的接地端。
内天线段32可以包括彼此并联连接的多个内环形线圈33和34。外天线段35可以包括彼此并联连接的多个外环形线圈36和37。
从射频发生器42产生的射频可以通过匹配器40施加到外天线段35的电源端。可以通过流过外天线段35和内天线段32的电流来产生磁场。磁场可以使在室10中供应的处理气体电离，从而可以在室10中产生等离子体。
图12是用于解释根据发明构思的一些示例实施例的第二蚀刻工艺的流程图。图13是用于解释根据发明构思的一些示例实施例的在第二蚀刻工艺的第一操作S11和第二操作S12中的RF偏置和占空比的曲线图。图14是沿图8的线A-A'截取的用于解释根据发明构思的一些示例实施例的第二蚀刻工艺的第一操作S11的剖视图。图15是沿图8的线A-A'截取的用于解释根据发明构思的一些示例实施例的第二蚀刻工艺的第二操作S12的剖视图。
参照图10至图15，可以对包括形成在其处的凹进RS的第一有源图案AP1执行第二蚀刻工艺。第二蚀刻工艺可以包括具有较多聚合条件的第一操作S11和具有较少聚合条件的第二操作S12。可以在同一室10中执行第一操作S11和第二操作S12。可以以循环方式重复地执行第一操作S11和第二操作S12至少两次。当第一操作S11和第二操作S12的重复数n达到预设值N时，可以结束第二蚀刻工艺(S13)。
在本说明书中，术语“较多聚合条件”可以指这样的条件：在蚀刻步骤中，位于基底100上的结构向其表面上提供在所述结构与蚀刻源结合时形成的聚合物(在下文中，称为表面聚合物)的条件。术语“较少聚合条件”可以指通过其解吸去除表面聚合物的条件。例如，当将CF类气体用作蚀刻源时，表面聚合物可以是CF类聚合物。例如，当将四氯化硅用作蚀刻源时，表面聚合物可以是氧化硅。第一操作S11可被称为相对容易地形成表面聚合物的吸收步骤，第二操作S12可被称为相对难地形成表面聚合物的解吸步骤。
具体而言，在基底100经历第二蚀刻工艺的第一操作S11时，可以在PMOSFET区域PR上的硬掩模图案145和栅极分隔件GS(见图14)上形成表面聚合物VP。可以将表面聚合物VP形成为具有随着距基底100的距离的增加而增加的厚度。因此，基本上不会在凹进RS中形成表面聚合物VP。
当基底100经历第二蚀刻工艺的第二操作S12时，凹进RS可以比以前扩大(见图15)。可以通过将表面聚合物VP用作蚀刻掩模的各向异性蚀刻工艺来执行第二操作S12。在第二操作S12期间，可以将每个凹进RS形成为具有与表面聚合物VP的侧壁对齐的内侧壁。这样，已扩大的凹进RS可以在其下部处在第二方向D2上具有宽度W7，在其上部处在第二方向D2上具有宽度W6。宽度W7可以大于宽度W6。已扩大的凹进RS可以具有布置得比器件隔离层ST的顶表面低的底板。在第二操作S12期间，可以通过表面聚合物VP的解吸来去除表面聚合物VP。
第一操作S11可以具有与第二操作S12的工艺条件不同的工艺条件。具体而言，第一操作S11中的工艺压强可以大于第二操作S12中的工艺压强。例如，可以在约6mTorr至约25mTorr的室压强下执行第一操作S11，可以在约3mTorr至约9mTorr的室压强下执行第二操作S12。
第一操作S11可以使用碳与氟的比率(C/F比率)相对较大的第一蚀刻源，第二操作S12可以使用碳与氟的比率(C/F比率)相对较小的第二蚀刻源。第一蚀刻源的C/F比率可以大于约1/2，第二蚀刻源的C/F比率可以小于约1/2。例如，第一蚀刻源可以包括C4F6(C/F比率为1/1.5)和C4F8(C/F比率比为1/2)中的一个或更多个，第二蚀刻源可以包括C2F6(C/F比率为1/3)和CF4(C/F比率为1/4)中的一个或更多个。
在第一操作S11中的RF偏置的占空比可以比在第二操作S12中的RF偏置的占空比小。返回参照图13，脉冲RF偏置可以包括第一持续时间ON和第二持续时间OFF。第一持续时间ON可以是RF偏置被导通以施加射频的时段，第二持续时间OFF可以是RF偏置被关断以不施加射频的时段。第一持续时间ON可以在第一时间间隔TI1期间保持，第二持续时间OFF可以在第二时间间隔TI2期间保持。可以以循环的方式交替地重复第一持续时间ON和第二持续时间OFF。占空比可以是第一时间间隔TI1与第一时间间隔TI1和第二时间间隔TI2的总和的比率(即，TI1/(TI1+TI2))。
可以以约5％至约50％的占空比来执行第一操作S11。由于第一操作S11具有相对低的占空比，因此包含在蚀刻气体中的活性离子可以具有朝向基底100差的方向性。因此，在第一操作S11期间，可以稍微蚀刻第一有源图案AP1，并且反而可以主要形成表面聚合物VP。
可以以第一操作S11的占空比的约1.1倍至约2倍的占空比来执行第二操作S12。例如，可以以约50％至约100％的占空比来执行第二操作S12。在第二操作S12中，蚀刻气体的活性离子可以具有朝向基底100优异的方向性。因此在第二操作S12期间，可以显著地蚀刻第一有源图案AP1以扩大凹进RS。可选择地，如未在图中示出，第一操作S11可以具有比第二操作S12的RF偏置和/或RF功率小的RF偏置和/或RF功率。
在第二蚀刻工艺期间，可以多次重复地执行第一操作S11和第二操作S12。由于重复循环地执行具有不同条件的两个操作S11和S12，因此与非循环蚀刻工艺相比，第二蚀刻工艺可以具有大的工艺窗口。此外，可以对第一有源图案AP1有效地执行各向异性蚀刻工艺，并因此每个凹进RS可以扩大以具有随着接近基底100的底表面而增加的宽度。
参照图16和图17A至图17D，可以在每个牺牲图案PP的相对侧上形成第一源极/漏极区SD1。可以通过选择性外延生长工艺来形成第一源极/漏极区SD1，在选择性外延生长工艺中将形成在第一有源图案AP1处的凹进RS的内侧壁用作种子层。第一源极/漏极区SD1的形成可以限定一对第一源极/漏极区SD1之间的第一沟道区CH1。例如，选择性外延生长工艺可以包括化学气相沉积(CVD)或分子束外延(MBE)。
在通过其形成第一源极/漏极区SD1的选择性外延生长工艺期间，第一掩模图案MP1可以保护NMOSFET区域NR。第一源极/漏极区SD1中的每个可以包括其晶格常数比包括在基底100中的第一半导体成分的晶格常数大的第二半导体成分，并且可以由多个多层来形成。
如图3所示，第一源极/漏极区SD1中的每个可以包括顺序堆叠的第一半导体图案SP1至第四半导体图案SP4。可以通过将凹进RS的内侧壁用作种子层的第一选择性外延生长工艺来形成第一半导体图案SP1。在第一半导体图案SP1中包含的第二半导体成分中可以找到低浓度。第一半导体图案SP1可被以原位方式用杂质轻掺杂。例如，第一半导体图案SP1可以包括用硼原位掺杂的硅-锗(SiGe)。第一半导体图案SP1可以含有约15at％至约25at％的锗(Ge)含量。
与将在下面进行讨论的第二外延生长工艺和第三外延生长工艺相比，在第一选择性外延生长工艺中可以保持较高的压强。例如，可以在约50Torr至约250Torr的压强下执行第一选择性外延生长工艺。因此，可以在凹进RS的内侧壁上共形地形成第一半导体图案SP1。
可以通过将第一半导体图案SP1用作种子层的第二选择性外延生长工艺来形成第二半导体图案SP2。第二半导体图案SP2可以包含其浓度比包含在第一半导体图案SP1中的第二半导体成分的浓度大的第二半导体成分。第二半导体图案SP2可以以原位方式用杂质高掺杂。例如，第二半导体图案SP2可以包括用硼原位掺杂的硅-锗(SiGe)。第二半导体图案SP2可以含有约25at％至约50at％的锗(Ge)含量。
可以在第二选择性外延生长工艺中保持比第一选择性外延生长工艺中的压强低的压强。例如，可以在约10Torr至约50Torr的压强下执行第二选择性外延生长工艺。因此，第二半导体图案SP2可以在第一半导体图案SP1的内侧壁上具有相对较小的厚度，并在第一半导体图案SP1的内底板上具有相对较大的厚度。第二半导体图案SP2的相对较大的厚度可以大于第一半导体图案SP1的厚度。
可以通过将第二半导体图案SP2用作种子层的第三选择性外延生长工艺来形成第三半导体图案SP3。第三半导体图案SP3可以包含其浓度比包含在第二半导体图案SP2中的第二半导体成分的浓度大的第二半导体成分。可以用其浓度比在第二半导体图案SP2中掺杂的杂质的浓度小的杂质原位地掺杂第三半导体图案SP3。例如，第三半导体图案SP3可以包括原位掺杂硼的硅-锗(SiGe)。第三半导体图案SP3可以包含约50at％至约75at％的锗(Ge)含量。
在第三选择性外延生长工艺中可以保持比第一选择性外延生长工艺中的压强低的压强。例如，可以在约10Torr至约50Torr的压强下执行第三选择性外延生长工艺。
可以通过将第三半导体图案SP3用作种子层的第四选择性外延生长工艺来形成第四半导体图案SP4。第四半导体图案SP4可以包括与基底100的第一半导体成分相同的第一半导体成分。例如，第四半导体图案SP4可以包括单晶硅(Si)。可以在同一室中依次执行前述的第一选择性外延生长工艺至第四选择性外延生长工艺。
参照图18和图19A至图19D，可以去除第一掩模图案MP1。可以形成第二掩模图案MP2以覆盖PMOSFET区域PR。第二掩模图案MP2可以选择性地暴露NMOSFET区域NR。
可以对第二有源图案AP2执行蚀刻工艺，并因此可以在第二有源图案AP2的上部形成凹进。第二有源图案AP2的蚀刻可以与上面参照图8和图9A至图9D讨论的第一蚀刻工艺相同。
可以形成第二源极/漏极区SD2以填充第二有源图案AP2的凹进。可以通过选择性外延生长工艺来形成第二源极/漏极区SD2，在选择性外延生长工艺中将形成在第二有源图案AP2处的凹进的内侧壁用作种子层。第二源极/漏极区SD2的形成可以限定一对第二源极/漏极区SD2之间的第二沟道区CH2。在通过其形成第二源极/漏极区SD2的选择性外延生长工艺期间，第二掩模图案MP2可以保护PMOSFET区域PR。
参照图20和图21A至图21D，可以去除第二掩模图案MP2。可以形成第一层间介电层140以覆盖第一源极/漏极区SD1和第二源极/漏极区SD2、硬掩模图案145以及栅极分隔件GS。例如，第一层间介电层140可以包括氧化硅层。
可以将第一层间介电层140平坦化，直到暴露牺牲图案PP的顶表面。可以执行回蚀或化学机械抛光(CMP)工艺以使第一层间介电层140平坦化。在平坦化工艺期间，可以将硬掩模图案145全部去除。结果，第一层间介电层140可以具有与牺牲图案PP的顶表面和栅极分隔件GS的顶表面基本共面的顶表面。可以选择性地去除暴露的牺牲图案PP。牺牲图案PP的去除可以形成空的空间ES。
参照图22和图23A至图23D，可以在每个空的空间ES中形成栅极介电图案GI、栅电极GE和栅极覆盖图案GP。可以共形地形成栅极介电图案GI，以便不完全地填充空的空间ES。可以通过原子层沉积(ALD)或化学氧化来形成栅极介电图案GI。例如，栅极介电图案GI可以包括高k介电材料。高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌锌酸铅中的一种或更多种。
可以通过形成栅电极层来形成栅电极GE，以完全填充空的空间ES并使栅电极层平坦化。例如，栅电极层可以包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一种或更多种。
此后，栅电极GE可以在其上部凹进。可以在每个栅电极GE上形成栅极覆盖图案GP。可以将栅极覆盖图案GP形成为完全地填充栅电极GE的凹进。栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
返回参照图1和图2A至图2D，可以在第一层间介电层140和栅极覆盖图案GP上形成第二层间介电层150。第二层间介电层150可以包括氧化硅层或低k氧化物层。例如，低k氧化物层可以包括诸如SiCOH的碳掺杂氧化硅层。可以执行化学气相沉积(CVD)工艺以形成第二层间介电层150。
可以形成接触孔以贯穿第二层间介电层150和第一层间介电层140，以这样的方式可以通过接触孔暴露第一源极/漏极区SD1和第二源极/漏极区SD2。例如，接触孔可以是通过栅极覆盖图案GP和栅极分隔件GS自对齐的自对齐接触孔。
接触孔可以在其中设置有与第一源极/漏极区SD1和第二源极/漏极区SD2接触的接触件AC。每个接触件AC可以包括导电柱165和围绕导电柱165的阻挡层160。具体而言，可以形成阻挡层160以部分地填充接触孔。随后，可以形成导电层以完全填充接触孔，然后可以执行平坦化工艺以暴露第二层间介电层150的顶表面。阻挡层160可以包括例如Ti/TiN的金属/金属氮化物，导电柱165可以包括例如钨的金属。
图24是沿图1的线A-A'截取的用于解释根据发明构思的一些示例实施例的半导体装置的剖视图。图25是图24中示出的部分M的放大剖视图。在下面的实施例中，将省略与此前参照图1、图2A至图2D和图3讨论的技术特征重复的技术特征的详细描述，并将详细讨论区别。
参照图1、图24和图25，除了依次堆叠的第一半导体图案SP1至第四半导体图案SP4之外，每个第一源极/漏极区SD1还可以包括第五半导体图案SP5。第五半导体图案SP5可以覆盖凹进RS的内侧壁。第五半导体图案SP5可以设置在第一半导体图案SP1与第一有源图案AP1之间。第五半导体图案SP5可以包括与基底100的半导体成分相同的半导体成分。例如，第五半导体图案SP5可以包括未掺杂的硅(Si)。第五半导体图案SP5可以含有约95at％至约100at％的硅(Si)含量。
凹进RS可以具有比上面参照图1、图2A至图2D和图3讨论的凹进RS的深度深的深度。本实施例的第一源极/漏极区SD1在第三方向D3上可以具有比上面参照图1、图2A至图2D和图3讨论的第一源极/漏极区SD1在第三方向D3上的长度大的长度。第一源极/漏极区SD1可以随着凹进RS的深度增加其尺寸，从而第一沟道区CH1可以提供相对高的压应力。凹进RS的相对高的深度会引起漏电流的发生。第五半导体图案SP5可以限制和/或防止漏电流发生。
在根据发明构思的一些示例实施例的半导体装置中，源极/漏极区的半导体图案中的一个可以具有最高的锗含量并占据最大的体积。半导体图案中的一个可以具有朝向沟道区突出的凸的形状。结果，源极/漏极区可以向沟道区提供相对高的压应力。
虽然已经参照附图讨论了发明构思的一些示例实施例，但是将理解的是，在不脱离发明构思的精神和范围的情况下，可以在这里作出形式和细节上的各种改变。因此，将理解的是上述实施例是说明性的而非限制性的。

Claims (17)

1.一种半导体装置，所述半导体装置包括：
基底，包括第一区域和第二区域；
器件隔离层，位于基底上，器件隔离层限定第一有源图案，第一有源图案在第一区域上在第一方向上延伸，第一有源图案包括位于形成在第一有源图案的上部处的一对凹进之间的沟道区；
源极区和漏极区，在第一有源图案中填充所述一对凹进，源极区和漏极区中的每个包括位于凹进的内侧壁上的第一半导体图案和位于第一半导体图案上的第二半导体图案，
其中，源极区和漏极区中的所述每个在源极区和漏极区中的所述每个的上部处在第一方向上的宽度小于源极区和漏极区中的所述每个在源极区和漏极区中的所述每个的下部处在第一方向上的宽度，
在第二半导体图案的位于沟道区的顶表面与第二半导体图案的底表面之间的中间水平处，第二半导体图案在第一方向上具有最大的宽度。
2.如权利要求1所述的半导体装置，其中，第二半导体图案的上部与第一半导体图案的上内侧壁接触。
3.如权利要求1所述的半导体装置，其中，第一有源图案的上部被布置成高于器件隔离层的顶表面。
4.如权利要求1所述的半导体装置，其中，
基底包含第一半导体成分，
源极区和漏极区中的所述每个包含第二半导体成分，第二半导体成分的晶格常数大于第一半导体成分的晶格常数，
源极区和漏极区中的所述每个还包括位于第一半导体图案与第二半导体图案之间的第三半导体图案，
第三半导体图案中的第二半导体成分的含量大于第一半导体图案中包含的第二半导体成分的含量，并小于第二半导体图案中的第二半导体成分的含量。
5.如权利要求4所述的半导体装置，其中，第二半导体图案的体积大于第三半导体图案的体积。
6.如权利要求1所述的半导体装置，其中，
基底包含第一半导体成分，
第一半导体图案和第二半导体图案包含第二半导体成分，第二半导体成分的晶格常数大于第一半导体成分的晶格常数，
源极区和漏极区中的所述每个还包括位于第二半导体图案上第三半导体图案，
第三半导体图案包含95at％至100at％范围内的第一半导体成分。
7.如权利要求1所述的半导体装置，其中，
基底包含第一半导体成分，
源极区和漏极区中的所述每个包含第二半导体成分，第二半导体成分的晶格常数大于第一半导体成分的晶格常数，
第二半导体图案中的第二半导体成分的含量大于第一半导体图案中的第二半导体成分的含量。
8.如权利要求1所述的半导体装置，所述半导体装置还包括：栅电极，与第一有源图案的沟道区交叉，
其中，栅电极围绕沟道区的相对侧壁和沟道区的顶表面。
9.如权利要求1所述的半导体装置，其中，
器件隔离层限定在第二区域上在第一方向上延伸的第二有源图案，
第一区域为PMOSFET区域，
第二区域为NMOSFET区域。
10.一种半导体装置，所述半导体装置包括：
基底，包括第一区域和第二区域，基底包括第一半导体成分；以及
第一有源图案，位于基底的第一区域上，第一有源图案在第一方向上延伸，第一有源图案包括沟道区和横跨沟道区在第一方向上彼此分隔开的一对源极区和漏极区，源极区和漏极区中的每个包含第二半导体成分，第二半导体成分的晶格常数大于第一半导体成分的晶格常数，源极区和漏极区中的所述每个包括顺序堆叠的多个半导体图案，所述多个半导体图案包括第一半导体图案，第一半导体图案中的第二半导体成分的含量大于所述多个半导体图案中的任何其它一个中的第二半导体成分的含量，在第一半导体图案的位于沟道区的顶表面与第一半导体图案的底表面之间的中间水平处，第一半导体图案在第一方向上具有最大的宽度。
11.如权利要求10所述的半导体装置，其中，
所述多个半导体图案包括第二半导体图案，
第二半导体图案与沟道区接触，
第一半导体图案的上部与第二半导体图案的上内侧壁接触。
12.如权利要求11所述的半导体装置，其中，
所述多个半导体图案还包括位于第一半导体图案与第二半导体图案之间的第三半导体图案，
第三半导体图案中的第二半导体成分的含量大于第二半导体图案中的第二半导体成分的含量，并小于第一半导体图案中的第二半导体成分的含量。
13.如权利要求10所述的半导体装置，其中，第一区域为PMOSFET区域，第二区域为NMOSFET区域。
14.一种半导体装置，所述半导体装置包括：
基底；
多个有源图案，在基底上彼此分隔开，所述多个有源图案包括在第一方向上延伸的第一有源图案，第一有源图案包括在第一方向上交替布置的第一沟道区和凹进区，第一沟道区在凹进区上方突出；
栅电极，横跨第一有源图案的第一沟道区；
栅极介电图案，位于栅电极与第一有源图案的第一沟道区之间；
源极区和漏极区，位于第一有源图案的凹进区中，
其中，所述源极区和漏极区中的每个包括多个半导体图案，
其中，所述多个半导体图案包括在第一有源图案中位于凹进区的内侧壁上的第一半导体图案和在凹进区中的第一半导体图案上的第二半导体图案，
其中，第一有源图案的凹进区在第二半导体图案的底表面与第一半导体图案的底表面之间的水平处具有最大宽度，并且
其中，在第二半导体图案的位于第一沟道区的顶表面与第二半导体图案的底表面之间的中间水平处，第二半导体图案在第一方向上具有最大的宽度。
15.如权利要求14所述的半导体装置，所述半导体装置还包括在基底上的器件隔离层，
其中，所述多个有源图案突出穿过器件隔离层。
16.如权利要求14所述的半导体装置，其中，
所述多个有源图案包括在与第一方向交叉的第二方向上与第一有源图案分隔开的第二有源图案，
第二有源图案包括在第一方向上交替布置的第二沟道区和凹进，
在第二有源图案中的凹进的深度小于在第一有源图案中的凹进区的深度。
17.如权利要求14所述的半导体装置，其中，
所述多个半导体图案中的每个包括其晶格常数大于基底中的半导体成分的晶格常数的半导体成分，
在第二半导体图案中的半导体成分的浓度大于在第一半导体图案中的半导体成分的浓度。
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