CN105280704A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN105280704A
CN105280704A CN201510093212.3A CN201510093212A CN105280704A CN 105280704 A CN105280704 A CN 105280704A CN 201510093212 A CN201510093212 A CN 201510093212A CN 105280704 A CN105280704 A CN 105280704A
Authority
CN
China
Prior art keywords
layer
germanium
drain regions
source
epitaxially grown
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510093212.3A
Other languages
English (en)
Other versions
CN105280704B (zh
Inventor
光心君
王薏涵
余宗兴
许义明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105280704A publication Critical patent/CN105280704A/zh
Application granted granted Critical
Publication of CN105280704B publication Critical patent/CN105280704B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

本发明提供了一种半导体器件，包括：栅极结构，位于衬底上；以及凸起的源极/漏极区，邻近栅极结构。界面位于栅极结构和衬底之间。凸起的源极/漏极区包括：应力源层，向栅极结构下面的沟道提供应变；以及硅化物层，位于应力源层中。硅化物层从凸起的源极/漏极区的顶面延伸并且终止于界面下方的预定深度处。预定深度允许应力源层保持沟道的应变。本发明还涉及制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件，更具体地，涉及具有更高效的电性能的半导体器件以及制造半导体器件的方法。
背景技术
对改进半导体器件性能和按比例缩小半导体器件存在持续的需求。随着尺寸减小，性能需求变得迫切。限制可缩放性和器件性能的一个特性是贯穿晶体管的沟道区的电子迁移率和/或空穴迁移率。限制可缩放性和器件性能的另一个特性晶体管的总电阻。例如，器件的电流性能与总电阻和载流子的迁移率高度相关。
可以改进缩放限制和器件性能的一种技术是将应变引入沟道区内，这可以改进电子迁移率和/或空穴迁移率。已经将包括扩展应变、单轴拉伸应变和压缩应变的不同类型的应变引入各种类型的晶体管的沟道区内，以确定它们对电子迁移率和/或空穴迁移率的影响。
可以改进缩放限制和器件性能的一种技术是减小接触电阻。在45nm以下的技术中，外部电阻REXT主导器件驱动电流的性能。此外发现，接触电阻占外部电阻REXT的大部分。高接触电阻使得器件驱动电流减小。然而，还不存在能够减小接触电阻同时不影响沟道区中的应变的源极/漏极区的优化轮廓。为了获得更高的驱动电流和更高效的性能，需要源极/漏极区的新轮廓。
发明内容
为了解决现有技术中存在的问题，本发明提供了一种半导体器件，包括：栅极结构，位于衬底上，并且界面位于所述栅极结构和所述衬底之间；凸起的源极/漏极区，邻近所述栅极结构，其中，所述凸起的源极/漏极区包括：应力源层，向所述栅极结构下面的沟道区提供应变；以及硅化物层，位于所述应力源层中，其中，所述硅化物层从所述凸起的源极/漏极区的顶面延伸并且终止于所述界面下方的预定深度处，并且所述预定深度允许所述应力源层保持所述沟道区的所述应变。
在上述半导体器件中，其中，所述硅化物层的薄层电阻低于所述应力源层的薄层电阻。
在上述半导体器件中，其中，所述凸起的源极/漏极区包围所述硅化物层。
在上述半导体器件中，其中，还包括：接触插塞，位于所述硅化物层上，其中，所述接触插塞的底部面积基本等于或小于所述硅化物层的顶部面积。
在上述半导体器件中，其中，所述凸起的源极/漏极区包括p型掺杂剂，并且所述预定深度在从约0纳米至约5纳米的范围内。
在上述半导体器件中，其中，所述硅化物层包括在从约11纳米至约15纳米的范围内的厚度。
在上述半导体器件中，其中，所述硅化物层包括硅化镍，并且所述应力源层包括硅锗。
在上述半导体器件中，其中，所述应力源层还包括：第一硅锗层，位于所述应力源层的底部处；第二硅锗层，位于所述第一硅锗层上，其中，所述第二硅锗层的锗浓度大于所述第一硅锗层的锗浓度；第三硅锗层，位于所述第二硅锗层上，其中，所述第三硅锗层的锗浓度大于所述第二硅锗层的锗浓度，其中，所述第一硅锗层、所述第二硅锗层和所述第三硅锗层各自包括梯度分布的锗浓度；以及硅覆盖层，位于所述第三硅锗层上方。
在上述半导体器件中，其中，所述应力源层还包括：第一硅锗层，位于所述应力源层的底部处；第二硅锗层，位于所述第一硅锗层上，其中，所述第二硅锗层的锗浓度大于所述第一硅锗层的锗浓度；第三硅锗层，位于所述第二硅锗层上，其中，所述第三硅锗层的锗浓度大于所述第二硅锗层的锗浓度，其中，所述第一硅锗层、所述第二硅锗层和所述第三硅锗层各自包括梯度分布的锗浓度；以及硅覆盖层，位于所述第三硅锗层上方，其中，所述第一硅锗层包括在从约10％至约40％的范围内的锗浓度，并且所述第二硅锗层包括在从约25％至约50％的范围内的锗浓度，并且所述第三硅锗层包括在从约40％至约65％的范围内的锗浓度。
根据本发明的另一方面，提供了一种半导体器件，包括：栅极结构，位于衬底上，并且界面位于所述栅极结构和所述衬底之间；凸起的源极/漏极区，邻近所述栅极结构，其中，所述凸起的源极/漏极区包括所选择的外延生长的材料以显示出向所述栅极结构下面的沟道区提供的拉伸应力或压缩应力；以及硅化物插塞，位于所述凸起的源极/漏极区中，其中，所述硅化物插塞的最底部终止于所述界面下方的预定深度处以扩大与所述凸起的源极/漏极区连接的接触面积，并且所述预定深度允许减小接触电阻并且保持所述沟道区的拉伸应力或压缩应力。
在上述半导体器件中，其中，所述硅化物插塞从所述凸起的源极/漏极区的顶面延伸并且包括由所述凸起的源极/漏极区包围的袋状轮廓。
在上述半导体器件中，其中，所述凸起的源极/漏极区包括n型掺杂剂，并且所述预定深度在从约5纳米至约11纳米的范围内。
在上述半导体器件中，其中，所述预定深度小于7纳米。
在上述半导体器件中，其中，所述凸起的源极/漏极区还包括：第一外延生长的掺杂层；第二外延生长的掺杂层，所述第二外延生长的掺杂层的掺杂剂浓度高于所述第一外延生长的掺杂层的掺杂剂浓度；第三外延生长的掺杂层，所述第三外延生长的掺杂层的掺杂剂浓度高于所述第二外延生长的掺杂层的掺杂剂浓度；以及第四外延生长的掺杂层，所述第四外延生长的掺杂层的掺杂剂浓度高于所述第一外延生长的掺杂层、所述第二外延生长的掺杂层和所述第三外延生长的掺杂层的掺杂剂浓度。
在上述半导体器件中，其中，所述凸起的源极/漏极区还包括：第一外延生长的掺杂层；第二外延生长的掺杂层，所述第二外延生长的掺杂层的掺杂剂浓度高于所述第一外延生长的掺杂层的掺杂剂浓度；第三外延生长的掺杂层，所述第三外延生长的掺杂层的掺杂剂浓度高于所述第二外延生长的掺杂层的掺杂剂浓度；以及第四外延生长的掺杂层，所述第四外延生长的掺杂层的掺杂剂浓度高于所述第一外延生长的掺杂层、所述第二外延生长的掺杂层和所述第三外延生长的掺杂层的掺杂剂浓度，其中，所述第一外延生长的掺杂层、所述第二外延生长的掺杂层、所述第三外延生长的掺杂层和所述第四外延生长的掺杂层各自包括恒定分布的掺杂剂浓度。
根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底包括位于所述衬底上的栅极结构；通过蚀刻工艺在所述衬底中并且邻近所述栅极结构形成空腔；外延生长半导体材料以填充所述空腔，从而形成凸起的源极/漏极区；通过预非晶注入工艺在所述凸起的源极/漏极区中生成非晶层；在所述非晶层上沉积金属；以及使所述金属与所述非晶层发生反应并且在所述凸起的源极/漏极区内形成硅化物层。
在上述方法中，其中，所述硅化物层不经过任何氧处理或过氧化氢处理。
在上述方法中，其中，所述预非晶注入工艺包括从约3KeV至7KeV的范围内的能量。
在上述方法中，其中，外延生长半导体材料的步骤还包括：实施第一外延沉积以在所述空腔的底面上形成第一硅锗层；实施第二外延沉积以在所述第一硅锗层上形成第二硅锗层，其中，所述第二外延沉积包括锗浓度高于所述第一外延沉积的锗浓度的前体；实施第三外延沉积以在所述第二硅锗层上形成第三硅锗层，其中，所述第三外延沉积包括锗浓度高于所述第二外延沉积的锗浓度的前体；以及实施第四外延沉积以在所述第三硅锗层上形成硅层。
在上述方法中，其中，基于所述非晶层形成所述硅化物层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的半导体器件。
图2A至图2B是根据本发明的一些实施例的当改变预定深度D时的实验结果。
图3A至图3F是根据本发明的一些实施例的示出图1的半导体器件的制造工艺的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
如本文中使用的术语“晶圆”和“衬底”将理解为包括硅、绝缘体上硅(SOI)术语、蓝宝石上硅(SOS)术语、掺杂和未掺杂的半导体、由基底半导体基础支撑的硅的外延层以及其他半导体结构。此外，当在以下描述中参考“晶圆”或“衬底”时，先前的处理步骤可以已经用于形成区域、结或位于基底半导体结构或基础中或上方的材料层。此外，半导体不必是硅基的，但是可以基于硅-锗、锗、砷化镓或其他半导体结构。
如本文中使用的术语“沉积”和“沉积”指的是使用将沉积的汽相材料、材料的前体以及电化学反应或溅射/反应溅射在衬底上沉积材料的操作。使用汽相材料的沉积包括诸如但不限于化学汽相沉积(CVD)和物理汽相沉积(PVD)的任何操作。汽相沉积方法的实例包括热丝CVD、rf-CVD、激光CVD(LCVD)、共形金刚石涂布操作、金属有机CVD(MOCVD)、热蒸发PVD、电离金属PVD(IMPVD)、电子束PVD(EBPVD)、反应PVD、原子层沉积(ALD)、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDPCVD)、低压CVD(LPCVD)等。使用电化学反应的沉积的实例包括电镀、化学镀等。沉积的其他实例包括脉冲激光沉积(PLD)和原子层沉积(ALD)。
IC制造商已经加大努力以改进NMOS和PMOS晶体管的性能。用于改进性能的一种技术是减小晶体管的沟道长度。然而，由于制造工具和技术，晶体管的物理尺寸的减小已经面临物理和电学限制。因此，IC制造商已经转向开发其他技术来改进NMOS和PMOS晶体管的性能。用于改进器件性能的另一种技术是在晶体管的沟道区中构建特定应变。在沟道区下方或邻近沟道区形成诸如碳化硅或硅锗的一个或多个材料层以将应变引入晶体管的沟道区中。在NMOS晶体管中，设计为在沟道区中产生拉伸应力以提高载流子的迁移率。相反，设计为在PMOS晶体管的沟道区中产生压缩应力。因此，沟道区中的应力改进了切换速度和驱动电流。
用于改进器件性能的另一种技术是减小这些器件的总电阻。对于集成电路的缩放，器件的电流性能与这些器件的总电阻高度相关。在最近的和下一代IC技术中，外部电阻REXT主导器件驱动电流的性能。此外发现，接触电阻占外部电阻REXT的大部分。高接触电阻使得器件驱动电流减小。因此，IC制造商可以改变接触电极的材料(例如，使用金属硅化物层)以减小接触电阻。发现，诸如NiSi的一些金属硅化物层具有作为接触电极的良好性能。此外，也可以通过扩大金属硅化物层和源极/漏极区之间的接触面积来调整接触电阻。金属硅化物层不仅形成在源极/漏极区上。金属硅化物层开始延伸至源极/漏极区内，从而使得可以扩大接触面积。例如，金属硅化物层可以成形为延伸至源极/漏极区内的袋状轮廓。然而，随着金属硅化物层在深度上更深地延伸，释放并且改变了沟道区的应变。虽然通过较深的深度减小了接触电阻，但是由于释放了沟道区中的应变而可能最小化应变的影响。在金属硅化物层的深度和沟道区的应变之间存在一个平衡。难以保持施加在沟道区中的应变并且同时改变金属硅化物层的轮廓。因此，在源极/漏极区中还不存在优化的接触电极形状、深度和相对位置。在接触电极形状不适当的情况下，应变部件可能消失，并且从而将使器件性能退化。本实施例提供同时减小接触电阻并且保持沟道区中的应变的接触电极轮廓。因此，可以减小接触电阻，并且同时可以保持应变，以提高载流子的迁移率。可以显著地增大驱动电流，从而改进器件性能。
参照附图，图1是根据本发明的一些实施例的半导体器件100。半导体器件100是金属氧化物硅场效应晶体管(MOSFET)。半导体器件100包括栅极结构30、衬底10、沟道区20、硅化物层40和凸起的源极/漏极区50。
对于半导体器件100，栅极结构30位于衬底10上。沟道区20设置在栅极结构30下方。在栅极结构30和衬底10之间存在界面15。邻近栅极结构30设置凸起的源极/漏极区50。通常，在栅极结构30的相对两侧上存在两个凸起的源极/漏极区。因此，另一凸起的源极/漏极区与凸起的源极/漏极区50相对，但是未在图中示出。凸起的源极/漏极区50的部分位于栅极结构30下面。硅化物层40位于凸起的源极/漏极区50中。
在实施例中，衬底10是绝缘体上硅(SOI)衬底。SOI衬底包括块状硅层、掩埋绝缘层和有源层，其中，半导体器件形成在有源层中和之上。在实施例中，衬底10是硅衬底并且由除了硅之外的材料(例如，硅锗、碳化硅、锗、III-V族化合物半导体)制成。
栅极结构30还包括栅极电介质32、栅电极33和侧壁间隔件34。栅极电介质32位于沟道区20上。在一些实施例中，栅极电介质32包括二氧化硅，或者在可选实施例中，包括高介电常数(K)材料。在一些实施例中，栅极电介质32包括基于氧化硅的介电材料，例如，氮氧化硅、氧化硅、或者至少一种氧化硅和至少一种氮化硅的堆叠件。在一些实施例中，栅极电介质32包括称为高k介电材料的具有大于8.0的介电常数的介电金属氧化物。示例性高k介电材料包括La2O3、HfO2、ZrO2、Al2O3、TiO2、SrTiO3、LaAlO3、HfOxNy、Y2O3、LaAlOxNy、ZrOxNy、La2OxNy、TiOxNy、SrTiOxNy、Al2OxNy、Y2OxNy和它们的合金。x的每个值独立地为从0.1至3.0，并且y的每个值独立地为从0.1至3.0。
栅电极33位于栅极电介质32上。在一些实施例中，栅电极33包括标准的多晶硅，其称为多晶硅栅极。在一些实施例中，栅电极33包括非晶多晶硅材料、金属材料、硅化物金属材料或者至少一种金属材料与至少一种半导体材料的堆叠件。栅电极33用作栅极端子以控制沟道区20。材料选择为满足电阻的需求。
侧壁间隔件34共形于栅电极33和栅极电介质32的堆叠件。此外，侧壁间隔件34分别位于堆叠件的相对两侧上。在一些实施例中，侧壁间隔件34包括氮化硅。在一些实施例中，侧壁间隔件34包括但不限于二氧化硅、碳化硅或氮氧化硅。特别地，侧壁间隔件34的材料不同于栅电极33或栅极电介质32的材料。
沟道区20设置在栅极结构30下方。沟道区20形成在衬底10中。在实施例中，沟道区20是n型的并且包括例如磷、砷和/或锑的掺杂剂。在实施例中，沟道区20是p型的并且包括例如硼、镓和/或铟的掺杂剂。
邻近栅极结构30设置凸起的源极/漏极区50。例如，通过在衬底10中的空腔或凹槽内外延生长半导体材料来形成凸起的源极/漏极区50。由于外延生长一层一层地形成凸起的源极/漏极区50，所以足以控制凸起的源极/漏极区50的轮廓和掺杂剂浓度。凸起的源极/漏极区50包括第一外延生长的掺杂层52、第二外延生长的掺杂层54、第三外延生长的掺杂层55和第四外延生长的掺杂层56。第一外延生长的掺杂层52与衬底10接触，其也称为填充衬底10的空腔的外延生长的掺杂衬垫。由于该空腔是U形或V形空腔，所以第一外延生长的掺杂层52在衬底10中形成U形或V形结构。第二外延生长的掺杂层54位于所以第一外延生长的掺杂层52上。第三外延生长的掺杂层55位于第二外延生长的掺杂层54上。第四外延生长的掺杂层56位于第三外延生长的掺杂层55上。
第一外延生长的掺杂层52、第二外延生长的掺杂层54和第三外延生长的掺杂层55分别包括所选择的外延生长的材料以显示出拉伸应力或压缩应力。因此，第一外延生长的掺杂层52、第二外延生长的掺杂层54和第三外延生长的掺杂层55被认为是向栅极结构30下方的沟道区20提供应变的应力源层。例如，外延生长的材料包括硅锗、碳化硅、单晶硅或可以外延生长的任何单晶半导体材料。总的来说，包括锗或碳的凸起的源极/漏极区50向沟道区20提供拉伸或压缩应力。在实施例中，第一外延生长的掺杂层52由硅锗制成，其与第二外延生长的掺杂层54和第三外延生长的掺杂层55相同。此外，锗的浓度从第一外延生长的掺杂层52到第三外延生长的掺杂层55递增。第三外延生长的掺杂层55的锗浓度大于第一外延生长的掺杂层52和第二外延生长的掺杂层54的锗浓度。特别地，第一外延生长的掺杂层52包括从约10％至约40％的范围内的锗浓度。第二外延生长的掺杂层54包括从约25％至约50％的范围内的锗浓度。第三外延生长的掺杂层55包括从约40％至约65％的范围内的锗浓度。在实施例中，第一外延生长的掺杂层52包括从约10％至约30％的范围内的锗浓度。第二外延生长的掺杂层54包括从约40％至约50％的范围内的锗浓度。第三外延生长的掺杂层55包括从约50％至约70％的范围内的锗浓度。可调整锗浓度以满足不同的应变需求。此外，第一外延生长的掺杂层52、第二外延生长的掺杂层54和第三外延生长的掺杂层55各自包括梯度分布。例如，第一硅锗层52从其最底部至其最顶部递增。第四外延生长的掺杂层56由硅制成，其指的是覆盖第三外延生长的掺杂层55的硅覆盖层。
在实施例中，在凸起的源极/漏极区50内采用SiGe层以通过提高沟道区20中的载流子的迁移率来改进PMOS性能。相信该改进是晶格失配的结果，晶格失配在整个沟道区20诱导机械应力或应变。特别地，压缩应变的沟道通常提供对PMOS器件有益的载流子迁移率增强。
在实施例中，在凸起的源极/漏极区50内采用SiC层以通过提高沟道区20中的载流子的迁移率来改进NMOS性能。相信该改进是晶格失配的结果，晶格失配在整个沟道区20诱导机械应力或应变。特别地，拉伸应变的沟道通常提供对NMOS器件有益的载流子迁移率增强。
通过例如n型或p型掺杂剂原位掺杂第一外延生长的掺杂层52、第二外延生长的掺杂层54、第三外延生长的掺杂层55和第四外延生长的掺杂层56。原位掺杂剂与包括例如硼、锗、铟、磷、砷和/或锑的沟道区20的极性相反。第一外延生长的掺杂层52包括与第二外延生长的掺杂层54、第三外延生长的掺杂层55和第四外延生长的掺杂层56相同的掺杂剂种类。掺杂剂浓度从第一外延生长的掺杂层52至第四外延生长的掺杂层56递增。第四外延生长的掺杂层56的掺杂剂浓度高于第一外延生长的掺杂层52、第二外延生长的掺杂层54和第三外延生长的掺杂层55的掺杂剂浓度。第三外延生长的掺杂层55的掺杂剂浓度高于第一外延生长的掺杂层52和第二外延生长的掺杂层54的掺杂剂浓度。第二外延生长的掺杂层54的掺杂剂浓度高于第一外延生长的掺杂层52的掺杂剂浓度。此外，第一外延生长的掺杂层52、第二外延生长的掺杂层54、第三外延生长的掺杂层55和第四外延生长的掺杂层56各自包括恒定分布的掺杂剂浓度。例如，第二外延生长的掺杂层54包括恒定的分布，其中，掺杂剂浓度从其最底部至其最顶部恒定不变。就硅化物层40和凸起的源极/漏极区50的导电性和电阻差而言，这提供了硅化物层40和凸起的源极/漏极区50之间的兼容和更好的连接。
此外，凸起的源极/漏极区50的外延尖端58位于栅极结构30下方。外延尖端58由横向地延伸进沟道区20内的第一外延生长的掺杂层52的拐角形成。特别地，第一外延生长的掺杂层52、第二外延生长的掺杂层54和第三外延生长的掺杂层55的端部52’、54’和55’位于栅极结构30下面。端部55’与界面15接触。从界面15至外延尖端58测量尖端深度。通过形成相对接近沟道区20的外延尖端58，对沟道区20诱导较大的流体静应力，从而产生较高的载流子迁移率和增大的驱动电流。可以通过增大外延尖端58的锗或碳浓度进一步扩大由凸起的源极/漏极区50施加的应力。
硅化物层40位于凸起的源极/漏极区50中。硅化物层40成形为由凸起的源极/漏极区50包围的袋状轮廓。也就是说，硅化物层40可以认为是插入凸起的源极/漏极区50内的硅化物插塞。硅化物层40指的是包括NiSi、PtSi、TiSi或任何合适的金属硅化物材料的自对准硅化物区。硅化物层40通过在硅-接触界面处采用不同的金属和/或共注入物而减小金属-硅接触电阻率，以减小肖特基势垒高度。因此，硅化物层40的薄层电阻低于凸起的源极/漏极区50或第二外延生长的掺杂层54的薄层电阻。也就是说，硅化物层40的导电性高于凸起的源极/漏极区50的导电性。此外，硅化物层40从凸起的源极/漏极区50的顶面59延伸并且终止于界面15下面的预定深度D处。也就是说，硅化物层40的最底部42终止于界面15下面的预定深度D处。从界面15至硅化物层40的最底部42测得预定深度D。硅化物层40包括从约11纳米至约15纳米的范围内的厚度。不管硅化物层40的厚度，预定深度D应该在一定范围内。在实施例中，凸起的源极/漏极区50包括p型掺杂剂并且沟道区20包括n型掺杂剂以形成PMOS。预定深度D在从约0纳米至约5纳米的范围内。在实施例中，凸起的源极/漏极区50包括n型掺杂剂并且沟道区20包括p型掺杂剂以形成NMOS。预定深度D在从约5纳米至约11纳米的范围内。在NMOS中，电子是操作中的主要载流子。电子的迁移率比空穴的迁移率快几倍。由此，对接触电阻的关注大于对迁移率的关注从而使得NMOS中的预定深度D比PMOS中的预定深度D更深。在实施例中，预定深度D小于5纳米。在实施例中，预定深度D小于约7纳米。
在本发明中，将预定深度D控制在较浅范围内以不会增大接触电阻和源极/漏极电阻的总和。由于袋状轮廓，扩大了硅化物层40和凸起的源极/漏极区50之间的接触面积。由于电阻与几何截面成反比，所以扩大的接触面积提供较低的接触电阻。这足以减小接触电阻。此外，硅化物层40包括提供较低薄层电阻的金属。由于较小的电阻差，硅化物层40与凸起的源极/漏极区50兼容。因此，显著地减小了总电阻，从而使得将通过硅化物层40的轮廓增大器件的驱动电流。同时，预定深度D保持沟道区20的拉伸或压缩应力。将预定深度D控制在优化范围内以不会破坏凸起的源极/漏极区50的应力结构。因此，将不会释放沟道区20的拉伸或压缩应力。因此，预定深度D不仅减小接触电阻，而且保持沟道区20中的应变。
介电层86位于衬底10上方。接触插塞61位于硅化物层40上。接触插塞61的底部面积基本等于或小于硅化物层40的顶部面积45。例如，接触插塞61包括钨、铜或铝。接触插塞61用作与其他器件连接的引线或通孔。在实施例中，接触插塞61从其最顶部向硅化物层40成锥形。接触插塞61的导向性高于硅化物层40的导电性。由于接触插塞61，减小了接触电阻，并且增大了驱动电流。
图2A至图2B是根据本发明的一些实施例的当改变预定深度D时的实验结果。参照图2A，水平轴指的是从界面15至最底部42测得的预定深度D。硅化物层40由NiSi制成。对应于柱状图的左垂直轴分别指的是接触电阻值和源极/漏极电阻值。对应于线性图的右垂直轴指的是包括沟道电阻RCH和外部电阻REXT的总电阻值，外部电阻REXT包括例如接触电阻、源极/漏极电阻和沟道电阻。当预定深度D为5纳米时，源极/漏极电阻为34ohm-μm，并且接触电阻为73.2ohm-μm。总电阻为约460ohm-μm至470ohm-μm。当预定深度D为15纳米时，源极/漏极电阻为57ohm-μm，并且接触电阻为94.8ohm-μm。总电阻为约500ohm-μm至510ohm-μm。当预定深度D变得更深时，接触电阻和源极/漏极电阻均相应地增大。当预定深度D从约5纳米增大至15纳米时，总电阻显著地增大。此外，示出约7纳米的预定深度D是临界点，在该临界点，当预定深度D大于约7纳米时，总电阻开始猛增。由此，延伸至凸起的源极/漏极区50内的较深的硅化物层示出接触电阻和源极/漏极电阻的增大的总和，其高于浅硅化物层(D低于约7纳米)的接触电阻和源极/漏极电阻的总和。由此，接触电阻和源极/漏极电阻的总和与硅化物层40的深度成比例增大。
参照图2B，水平轴指的是预定深度D。左垂直轴指的是与在约5纳米的预定深度D处的原始饱和电流相比的增量饱和电流。当预定深度D为约5纳米时，增量饱和电流设置为0％。当预定深度D增大至约15纳米时，增量饱和电流变成-5.0％。也就是说，在约15纳米处的饱和电流比在约5纳米处的饱和电流小约5.0％。这表明当预定深度D大于约7纳米时，饱和电流将显著下降。较深的硅化物层也使饱和电流降低并且释放沟道区20的应变。
图3A至图3F是根据本发明的一些实施例的示出图1的半导体器件100的制造工艺的截面图。每个图可以指代用于制造半导体器件100的工艺的步骤。
参照图3A，半导体器件100的制造开始于提供包括栅极结构30的衬底10，栅极结构30位于衬底10上。在衬底10的沟道区20上方形成栅极电介质32。在一个实施例中，通过诸如但不限于物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)的任何公知的方法形成栅极电介质32。在栅极电介质32上方形成栅电极33。在栅电极33的顶部上形成硬掩模(未示出)。在实施例中，使用PVD或CVD沉积栅电极33和硬掩模，并且然后使用公知的光刻和蚀刻技术图案化栅电极33和硬掩模。然后在栅电极33的相对侧壁上形成侧壁间隔件34。在一个实施例中，通过使用公知的技术形成侧壁间隔件34，诸如在衬底10(包括栅电极33)上方沉积间隔件材料层，并且然后各向异性地蚀刻间隔件材料层以形成侧壁间隔件34。
参照图3B，通过使用蚀刻工艺90在衬底10中形成邻近栅极结构30的空腔13。可以在栅极结构30和其他区域上沉积保护层(未示出)以用于保护。空腔13是U形轮廓或多边形轮廓。空腔13还包括侵入栅极结构30下方的衬底材料的外延尖端空腔16。例如，空腔13以介于约10nm和约80nm之间的深度垂直地形成在衬底10内。将空腔13蚀刻为任何合适的深度也在本发明的范围内。此外，蚀刻工艺90是底切栅极结构30下方的衬底10的部分的各向同性蚀刻。例如，蚀刻工艺90是湿蚀刻工艺。横向蚀刻衬底10的衬底材料，从而使得空腔13暴露栅极结构30的底部。特别地，暴露侧壁间隔件34的底部和栅极电介质32的底部。
在实施例中，对底面17实施氢烘烤处理以用于预处理。氢烘烤处理使氧解吸并且使表面重建，从而使得底面17可以容易成核而不会形成缺陷。
参照图3C，实施第一外延沉积以在底面17上外延生长第一外延生长的掺杂层52。由第一外延生长的掺杂层52的端部52’填充外延尖端空腔16以形成外延尖端58。通过形成相对接近沟道区20的外延尖端58，对沟道区20诱导较大的流体静应力，从而产生较高的载流子迁移率和增大的驱动电流。此外，第一外延沉积包括前体，例如，含硅化合物、含锗化合物和掺杂剂。第一外延生长的掺杂层52在第一外延沉积期间原位掺杂有p型或n型掺杂剂。含硅化合物包括但不限于硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、二氯硅烷(SiH2Cl2)和五氯硅烷。含锗化合物包括例如锗烷(GeH4)。因此，第一外延生长的掺杂层52包括硅锗。
实施第二外延沉积以在第一外延生长的掺杂层52上选择性地形成第二外延生长的掺杂层54。第一外延生长的掺杂层52用作用于第二外延沉积的晶种层。第二外延沉积回填栅极结构30下面的空腔13的部分以形成端部54’。第二外延沉积的外延半导体材料与第一外延沉积的外延半导体材料相同。此外，第二外延沉积包括锗浓度高于第一外延沉积的锗浓度的前体。在第二外延沉积期间，锗的量逐渐增大以形成梯度分布。此外，第二外延沉积包括与第一外延沉积相同的掺杂剂种类。第二外延沉积的掺杂剂浓度高于第一外延沉积的掺杂剂浓度。在第二外延沉积期间，前体的掺杂剂浓度恒定以形成恒定分布。
实施第三外延沉积以在第二外延生长的掺杂层54上选择性地形成第三外延生长的掺杂层55。第二外延生长的掺杂层54用作用于第三外延沉积的晶种层。第三外延沉积回填栅极结构30下面的空腔13的剩余部分以形成端部55’。第三外延沉积继续沉积并且从衬底10的表面12突起。第三外延沉积的外延半导体材料与第一或第二外延沉积的外延半导体材料相同。此外，第三外延沉积包括锗浓度高于第二外延沉积的锗浓度的前体。在第三外延沉积期间，锗的量逐渐增大以形成梯度分布。此外，第三外延沉积包括与第一外延沉积相同的掺杂剂种类。第三外延沉积的掺杂剂浓度高于第二外延沉积的掺杂剂浓度。在第三外延沉积期间，前体的掺杂剂浓度恒定以形成恒定分布。
实施第四外延沉积以在第三外延生长的掺杂层55上形成第四外延生长的掺杂层56。第四外延沉积包括含硅化合物和掺杂剂。因此，第四外延生长的掺杂层56包括称为硅覆盖层的硅。此外，第四外延沉积包括与第一外延沉积相同的掺杂剂种类。第四外延沉积的掺杂剂浓度高于第三外延沉积的掺杂剂浓度。通过第一、第二、第三和第四外延沉积，形成凸起的源极/漏极区50。在一些实施例中，重复多次外延沉积/部分蚀刻工艺，直到达到期望的厚度。这样的重复沉积/部分蚀刻工艺也称为周期沉积/蚀刻(CDE)工艺。
参照图3D，在衬底10上形成掩模层70。掩模层70包括标准光刻胶保护氧化物(RPO)，例如，氧化物或氮化硅。在掩模层70上方沉积光刻胶层(未示出)。实施光刻工艺以限定用于预定硅化物区的位置。之后，实施蚀刻工艺以图案化掩模层70并且形成开口72。开口72暴露第四外延生长的掺杂层56的顶面59的部分。也就是说，开口72的面积小于顶面59的面积。实施预非晶注入(PAI)92以匹配开口72并且将掺杂剂注入到凸起的源极/漏极区50内。PAI92包括例如为具有适当的惰性的重离子的氙的掺杂剂种类。PAI92破坏凸起的源极/漏极区50的单晶键并且将单晶键转变为非晶键。因此，在凸起的源极/漏极区50中形成由开口72限定的非晶区63。PAI92包括从约3KeV至7KeV的范围内的能量。将PAI92控制在较低能量范围内以将非晶区63保持在浅深度。由于将硅化物层的轮廓控制在界面15下方仅几纳米内的预定深度，所以禁止PAI92处于高能量水平或高剂量。界面15位于栅极结构30和沟道区20之间。在说明性实施例的精神和范围内可以改变剂量、能量和倾斜角度。
参照图3E，在掩模层70和第四外延生长的掺杂层56上方沉积金属层75。可以沉积的示例性且非限制性金属包括镍、钯或钛。金属层75的厚度为约几埃，其可以为约6埃至约8埃。之后，实施退火工艺94以使凸起的源极/漏极区50的部分硅化。特别地，金属层75与图3D中示出的非晶区63发生反应。因此，退火工艺94在凸起的源极/漏极区50中产生硅化物层40，基于非晶区63形成硅化物层40。应该注意，由于硅化物层40包含在非晶区63内，所以硅化物层40的形成未加重由PAI92引起的任何延伸的缺陷线。退火工艺94包括至少一个热处理，例如，快速热退火、激光退火或闪光退火。硅化物层40包括例如NiSi、PtSi或TiSi。由于NiSi的硅的低消耗速率、低电阻率(据报导在15μOhm/cm至20μOhm/cm的范围内)以及最重要的有限的窄线效应或几乎没有窄线效应，因此NiSi具有超过硅化钛和硅化铂的许多优势。之后，通过湿蚀刻或干蚀刻剥离金属层75的剩余部分。在硅化物层40的形成期间，硅化物层40没有经过任何氧处理或过氧化氢处理以防止硅化物层40的较深深度。
参照图3F，在衬底10上方沉积介电层86。例如，介电层86包括厚度介于5000埃和15000埃之间的硼磷硅酸盐玻璃(BPSG)的层。将光刻胶层(未示出)施加在介电层86上方。实施标准光刻技术以图案化光刻胶层。采用蚀刻工艺来蚀刻介电层86并且形成接触开口，接触开口暴露硅化物层40的顶面45。接触开口的面积等于或小于顶面45的面积。然后在接触开口内以毯状方式沉积接触金属层以与硅化物层40接触。接触金属包括铜、铝或钨。之后，诸如化学机械抛光的抛光工艺用于去除接触金属层的不平坦部分。由此，从而在硅化物层40上形成接触插塞61。
简言之，由凸起的源极/漏极区50包围硅化物层40。硅化物层40从顶面59延伸至凸起的源极/漏极区50内。硅化物层40的最底部42终止于界面15下方的预定深度D处。将预定深度D严格地控制在几纳米内，从而保持沟道区20中的应变并且减小接触电阻。由于减小的接触电阻和较高的载流子迁移率，器件的驱动电流显著增大。
一种半导体器件包括：栅极结构，位于衬底上；以及凸起的源极/漏极区，邻近栅极结构。界面位于栅极结构和衬底之间。凸起的源极/漏极区包括：应力源层，向栅极结构下面的沟道提供应变；以及硅化物层，位于应力源层中。硅化物层从凸起的源极/漏极区的顶面延伸并且终止于界面下方的预定深度处。预定深度允许应力源层保持沟道的应变。
在一些实施例中，硅化物层的薄层电阻低于应力源层的薄层电阻。
在一些实施例中，凸起的源极/漏极区包围硅化物层。
在一些实施例中，半导体器件还包括位于硅化物层上的接触插塞。接触插塞的底部面积基本等于或小于硅化物层的顶部面积。
在一些实施例中，凸起的源极/漏极区包括p型掺杂剂。预定深度在从约0纳米至约5纳米的范围内。
在一些实施例中，硅化物层包括在从约11纳米至约15纳米的范围内的厚度。
在一些实施例中，硅化物层包括硅化镍。应力源层包括硅锗。
在一些实施例中，应力源层还包括：第一硅锗层，位于应力源层的底部处；第二硅锗层，位于第一硅锗层上；第三硅锗层，位于第二硅锗层上；以及硅覆盖层，位于第三硅锗层上方。第二硅锗层的锗浓度大于第一硅锗层的锗浓度。第三硅锗层的锗浓度大于第二硅锗层的锗浓度。第一硅锗层、第二硅锗层和第三硅锗层各自包括梯度分布的锗浓度。
在一些实施例中，第一硅锗层包括在从约10％至约40％的范围内的锗浓度。第二硅锗层包括在从约25％至约50％的范围内的锗浓度。第三硅锗层包括在从约40％至约65％的范围内的锗浓度。
一种半导体器件包括：栅极结构，位于衬底上；凸起的源极/漏极区，邻近栅极结构；以及硅化物插塞，位于凸起的源极/漏极区中。界面位于栅极结构和衬底之间。凸起的源极/漏极区包括所选择的外延生长的材料以显示出向栅极结构下面的沟道提供的拉伸应力或压缩应力。硅化物层的最底部终止于界面下方的预定深度处以扩大与凸起的源极/漏极区连接的接触面积。预定深度允许减小接触电阻并且保持沟道区的拉伸应力或压缩应力。
在一些实施例中，硅化物插塞从凸起的源极/漏极区的顶面延伸并且包括由凸起的源极/漏极区包围的袋状轮廓。
在一些实施例中，凸起的源极/漏极区包括n型掺杂剂。预定深度在从约5纳米至约11纳米的范围内。
在一些实施例中，预定深度小于7纳米。
在一些实施例中，凸起的源极/漏极区还包括：第一外延生长的掺杂层；第二外延生长的掺杂层，第二外延生长的掺杂层的掺杂剂浓度高于第一外延生长的掺杂层的掺杂剂浓度；第三外延生长的掺杂层，第三外延生长的掺杂层的掺杂剂浓度高于第二外延生长的掺杂层的掺杂剂浓度；以及第四外延生长的掺杂层，第四外延生长的掺杂层的掺杂剂浓度高于第一外延生长的掺杂层、第二外延生长的掺杂层和第三外延生长的掺杂层的掺杂剂浓度。
在一些实施例中，第一外延生长的掺杂层、第二外延生长的掺杂层、第三外延生长的掺杂层和第四外延生长的掺杂层各自包括恒定分布的掺杂剂浓度。
一种制造半导体器件的方法包括：提供包括位于衬底上的栅极结构的衬底；通过蚀刻工艺在衬底中并且邻近栅极结构形成空腔；外延生长半导体材料以填充空腔，从而形成凸起的源极/漏极区；通过预非晶注入工艺在凸起的源极/漏极区中生成非晶层；在非晶层上沉积金属；以及使金属与非晶层发生反应并且在凸起的源极/漏极区内形成硅化物层。
在一些实施例中，硅化物层不经过任何氧处理或过氧化氢处理。
在一些实施例中，预非晶注入工艺包括从约3KeV至7KeV的范围内的能量。
在一些实施例中，外延生长半导体材料的步骤还包括：实施第一外延沉积以在空腔的底面上形成第一硅锗层；实施第二外延沉积以在第一硅锗层上形成第二硅锗层；实施第三外延沉积以在第二硅锗层上形成第三硅锗层；以及实施第四外延沉积以在第三硅锗层上形成硅层。第二外延沉积包括锗浓度高于第一外延沉积的锗浓度的前体。第三外延沉积包括锗浓度高于第二外延沉积的锗浓度的前体。
在一些实施例中，基于非晶层形成硅化物层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在本文中做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
栅极结构，位于衬底上，并且界面位于所述栅极结构和所述衬底之间；
凸起的源极/漏极区，邻近所述栅极结构，其中，所述凸起的源极/漏极区包括：
应力源层，向所述栅极结构下面的沟道区提供应变；以及
硅化物层，位于所述应力源层中，其中，所述硅化物层从所述凸起的源极/漏极区的顶面延伸并且终止于所述界面下方的预定深度处，并且所述预定深度允许所述应力源层保持所述沟道区的所述应变。
2.根据权利要求1所述的半导体器件，其中，所述硅化物层的薄层电阻低于所述应力源层的薄层电阻。
3.根据权利要求1所述的半导体器件，其中，所述凸起的源极/漏极区包围所述硅化物层。
4.根据权利要求1所述的半导体器件，还包括：
接触插塞，位于所述硅化物层上，其中，所述接触插塞的底部面积基本等于或小于所述硅化物层的顶部面积。
5.根据权利要求1所述的半导体器件，其中，所述凸起的源极/漏极区包括p型掺杂剂，并且所述预定深度在从约0纳米至约5纳米的范围内。
6.根据权利要求1所述的半导体器件，其中，所述硅化物层包括在从约11纳米至约15纳米的范围内的厚度。
7.根据权利要求1所述的半导体器件，其中，所述硅化物层包括硅化镍，并且所述应力源层包括硅锗。
8.根据权利要求1所述的半导体器件，其中，所述应力源层还包括：
第一硅锗层，位于所述应力源层的底部处；
第二硅锗层，位于所述第一硅锗层上，其中，所述第二硅锗层的锗浓度大于所述第一硅锗层的锗浓度；
第三硅锗层，位于所述第二硅锗层上，其中，所述第三硅锗层的锗浓度大于所述第二硅锗层的锗浓度，其中，所述第一硅锗层、所述第二硅锗层和所述第三硅锗层各自包括梯度分布的锗浓度；以及
硅覆盖层，位于所述第三硅锗层上方。
9.一种半导体器件，包括：
栅极结构，位于衬底上，并且界面位于所述栅极结构和所述衬底之间；
凸起的源极/漏极区，邻近所述栅极结构，其中，所述凸起的源极/漏极区包括所选择的外延生长的材料以显示出向所述栅极结构下面的沟道区提供的拉伸应力或压缩应力；以及
硅化物插塞，位于所述凸起的源极/漏极区中，其中，所述硅化物插塞的最底部终止于所述界面下方的预定深度处以扩大与所述凸起的源极/漏极区连接的接触面积，并且所述预定深度允许减小接触电阻并且保持所述沟道区的拉伸应力或压缩应力。
10.一种制造半导体器件的方法，包括：
提供衬底，所述衬底包括位于所述衬底上的栅极结构；
通过蚀刻工艺在所述衬底中并且邻近所述栅极结构形成空腔；
外延生长半导体材料以填充所述空腔，从而形成凸起的源极/漏极区；
通过预非晶注入工艺在所述凸起的源极/漏极区中生成非晶层；
在所述非晶层上沉积金属；以及
使所述金属与所述非晶层发生反应并且在所述凸起的源极/漏极区内形成硅化物层。
CN201510093212.3A 2014-06-23 2015-03-02 半导体器件及其制造方法 Active CN105280704B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/311,921 US10084063B2 (en) 2014-06-23 2014-06-23 Semiconductor device and manufacturing method thereof
US14/311,921 2014-06-23

Publications (2)

Publication Number Publication Date
CN105280704A true CN105280704A (zh) 2016-01-27
CN105280704B CN105280704B (zh) 2019-07-16

Family

ID=54870430

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510093212.3A Active CN105280704B (zh) 2014-06-23 2015-03-02 半导体器件及其制造方法

Country Status (3)

Country Link
US (5) US10084063B2 (zh)
KR (1) KR101701576B1 (zh)
CN (1) CN105280704B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107045987A (zh) * 2016-02-09 2017-08-15 格罗方德半导体公司 具有在源极/漏极区域中的扩散阻挡层的设备
CN107275210A (zh) * 2016-04-06 2017-10-20 联华电子股份有限公司 半导体元件及其制作方法
CN108281481A (zh) * 2017-01-05 2018-07-13 三星电子株式会社 半导体装置
CN109155335A (zh) * 2016-05-26 2019-01-04 通用电气公司 半导体器件及其制造方法
CN110808286A (zh) * 2018-08-06 2020-02-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112054057A (zh) * 2019-06-07 2020-12-08 三星电子株式会社 半导体器件
CN113745216A (zh) * 2020-08-14 2021-12-03 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN114023820A (zh) * 2021-10-08 2022-02-08 长鑫存储技术有限公司 半导体结构及其形成方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627480B2 (en) 2014-06-26 2017-04-18 Globalfoundries Inc. Junction butting structure using nonuniform trench shape
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof
US10374088B2 (en) * 2015-06-16 2019-08-06 International Business Machines Corporation Low parasitic capacitance and resistance finFET device
US10109477B2 (en) * 2015-12-31 2018-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9722081B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method of forming the same
US9853148B2 (en) * 2016-02-02 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Power MOSFETs and methods for manufacturing the same
US10115728B1 (en) * 2017-04-27 2018-10-30 International Business Machines Corporation Laser spike annealing for solid phase epitaxy and low contact resistance in an SRAM with a shared PFET and NFET trench
US10763338B2 (en) * 2017-08-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Silicide implants
US10510886B2 (en) 2017-10-26 2019-12-17 Samsung Electronics Co., Ltd. Method of providing reacted metal source-drain stressors for tensile channel stress
CN111133587A (zh) * 2017-12-26 2020-05-08 英特尔公司 用以降低锗nmos晶体管的掺杂剂扩散的非选择性外延源极/漏极沉积
KR102606237B1 (ko) 2018-02-09 2023-11-24 삼성전자주식회사 모스 트랜지스터를 포함하는 집적 회로 반도체 소자
US10510865B2 (en) 2018-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Cap layer and anneal for gapfill improvement
US10483396B1 (en) * 2018-06-11 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interfacial layer between fin and source/drain region
US10658510B2 (en) 2018-06-27 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure
US11075269B2 (en) * 2018-11-30 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11322588B2 (en) * 2019-10-14 2022-05-03 International Business Machines Corporation Contact source/drain resistance
CN113611736B (zh) * 2020-05-29 2022-11-22 联芯集成电路制造(厦门)有限公司 半导体元件及其制作方法
US11935793B2 (en) * 2020-05-29 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dual dopant source/drain regions and methods of forming same
US20220051945A1 (en) * 2020-08-13 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded Stressors in Epitaxy Source/Drain Regions
US20220077286A1 (en) * 2020-09-10 2022-03-10 Kioxia Corporation Semiconductor device and manufacturing method thereof
CN113140462B (zh) * 2021-03-29 2024-03-08 上海华力集成电路制造有限公司 嵌入式外延层的制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1195189A (zh) * 1997-01-24 1998-10-07 日本电气株式会社 半导体器件的制造方法
US20090050972A1 (en) * 2007-08-20 2009-02-26 Richard Lindsay Strained Semiconductor Device and Method of Making Same
US20090075029A1 (en) * 2007-09-19 2009-03-19 Asm America, Inc. Stressor for engineered strain on channel
US20090267052A1 (en) * 2000-10-19 2009-10-29 International Business Machines Corporation LAYER TRANSFER OF LOW DEFECT SiGe USING AN ETCH-BACK PROCESS
US20100109046A1 (en) * 2008-11-03 2010-05-06 Rishabh Mehandru Methods of forming low interface resistance contacts and structures formed thereby
CN102217050A (zh) * 2008-09-30 2011-10-12 格罗方德半导体公司 包括具有增加的应变诱发源及紧密间隔的金属硅化物区的nmos晶体管与pmos晶体管的cmos装置
CN103426739A (zh) * 2012-05-24 2013-12-04 三星电子株式会社 使用预非晶化注入形成半导体装置的方法以及形成的装置

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5075259A (en) * 1989-08-22 1991-12-24 Motorola, Inc. Method for forming semiconductor contacts by electroless plating
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US6388169B1 (en) * 1998-06-08 2002-05-14 Pioneer Hi-Bred International, Inc. Maize orthologues of bacterial RecA proteins
US6441435B1 (en) * 2001-01-31 2002-08-27 Advanced Micro Devices, Inc. SOI device with wrap-around contact to underside of body, and method of making
US6924181B2 (en) * 2003-02-13 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Strained silicon layer semiconductor product employing strained insulator layer
US20050090082A1 (en) * 2003-10-28 2005-04-28 Texas Instruments Incorporated Method and system for improving performance of MOSFETs
KR100642747B1 (ko) * 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7348248B2 (en) * 2005-07-12 2008-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS transistor with high drive current and low sheet resistance
US7718500B2 (en) * 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
JP2007214481A (ja) * 2006-02-13 2007-08-23 Toshiba Corp 半導体装置
US7488660B2 (en) * 2006-02-21 2009-02-10 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
JP4345774B2 (ja) * 2006-04-26 2009-10-14 ソニー株式会社 半導体装置の製造方法
US20070298573A1 (en) * 2006-06-22 2007-12-27 Chien-Ting Lin Semiconductor device and method for manufacturing the same
JP2008117853A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 半導体装置およびその製造方法
US7670896B2 (en) * 2006-11-16 2010-03-02 International Business Machines Corporation Method and structure for reducing floating body effects in MOSFET devices
US8039330B2 (en) * 2007-01-08 2011-10-18 United Microelectronics Corp. Method for manufacturing semiconductor device
JP2009043916A (ja) * 2007-08-08 2009-02-26 Toshiba Corp 半導体装置及びその製造方法
DE102008049733B3 (de) * 2008-09-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand zum Kanalgebiet und Verfahren zur Herstellung des Transistors
DE102009006884B4 (de) * 2009-01-30 2011-06-30 Advanced Micro Devices, Inc., Calif. Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement
DE102009010883B4 (de) * 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
US8598003B2 (en) * 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8828850B2 (en) * 2010-05-20 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing variation by using combination epitaxy growth
US9484432B2 (en) 2010-12-21 2016-11-01 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8652914B2 (en) * 2011-03-03 2014-02-18 International Business Machines Corporation Two-step silicide formation
US8614134B2 (en) * 2011-03-21 2013-12-24 Globalfoundries Inc. Shallow source and drain architecture in an active region of a semiconductor device having a pronounced surface topography by tilted implantation
US8859408B2 (en) * 2011-04-14 2014-10-14 Globalfoundries Inc. Stabilized metal silicides in silicon-germanium regions of transistor elements
US9087741B2 (en) * 2011-07-11 2015-07-21 International Business Machines Corporation CMOS with dual raised source and drain for NMOS and PMOS
US8716750B2 (en) * 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
US8895379B2 (en) * 2012-01-06 2014-11-25 International Business Machines Corporation Integrated circuit having raised source drains devices with reduced silicide contact resistance and methods to fabricate same
US8936977B2 (en) * 2012-05-29 2015-01-20 Globalfoundries Singapore Pte. Ltd. Late in-situ doped SiGe junctions for PMOS devices on 28 nm low power/high performance technologies using a silicon oxide encapsulation, early halo and extension implantations
US9093514B2 (en) * 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9601619B2 (en) * 2013-07-16 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with non-uniform P-type impurity profile
US9209175B2 (en) * 2013-07-17 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having epitaxy regions with reduced facets
US9490345B2 (en) * 2014-01-17 2016-11-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9543387B2 (en) * 2014-03-10 2017-01-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9735057B2 (en) * 2014-04-28 2017-08-15 Globalfoundries Inc. Fabricating field effect transistor(s) with stressed channel region(s) and low-resistance source/drain regions
KR102246880B1 (ko) * 2015-02-10 2021-04-30 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9972682B2 (en) * 2016-01-22 2018-05-15 International Business Machines Corporation Low resistance source drain contact formation
US10026840B2 (en) * 2016-10-13 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure of semiconductor device with source/drain structures
US10147609B2 (en) * 2016-12-15 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor epitaxy bordering isolation structure
US10510889B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. P-type strained channel in a fin field effect transistor (FinFET) device
US10658510B2 (en) * 2018-06-27 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure
US10770562B1 (en) * 2019-03-01 2020-09-08 International Business Machines Corporation Interlayer dielectric replacement techniques with protection for source/drain contacts

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1195189A (zh) * 1997-01-24 1998-10-07 日本电气株式会社 半导体器件的制造方法
US20090267052A1 (en) * 2000-10-19 2009-10-29 International Business Machines Corporation LAYER TRANSFER OF LOW DEFECT SiGe USING AN ETCH-BACK PROCESS
US20090050972A1 (en) * 2007-08-20 2009-02-26 Richard Lindsay Strained Semiconductor Device and Method of Making Same
US20090075029A1 (en) * 2007-09-19 2009-03-19 Asm America, Inc. Stressor for engineered strain on channel
CN102217050A (zh) * 2008-09-30 2011-10-12 格罗方德半导体公司 包括具有增加的应变诱发源及紧密间隔的金属硅化物区的nmos晶体管与pmos晶体管的cmos装置
US20100109046A1 (en) * 2008-11-03 2010-05-06 Rishabh Mehandru Methods of forming low interface resistance contacts and structures formed thereby
CN103426739A (zh) * 2012-05-24 2013-12-04 三星电子株式会社 使用预非晶化注入形成半导体装置的方法以及形成的装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107045987B (zh) * 2016-02-09 2020-08-21 格罗方德半导体公司 具有在源极/漏极区域中的扩散阻挡层的设备
CN107045987A (zh) * 2016-02-09 2017-08-15 格罗方德半导体公司 具有在源极/漏极区域中的扩散阻挡层的设备
CN107275210A (zh) * 2016-04-06 2017-10-20 联华电子股份有限公司 半导体元件及其制作方法
CN109155335B (zh) * 2016-05-26 2022-07-15 通用电气公司 半导体器件及其制造方法
CN109155335A (zh) * 2016-05-26 2019-01-04 通用电气公司 半导体器件及其制造方法
CN108281481A (zh) * 2017-01-05 2018-07-13 三星电子株式会社 半导体装置
CN108281481B (zh) * 2017-01-05 2023-04-28 三星电子株式会社 半导体装置
CN110808286A (zh) * 2018-08-06 2020-02-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110808286B (zh) * 2018-08-06 2023-09-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112054057A (zh) * 2019-06-07 2020-12-08 三星电子株式会社 半导体器件
CN113745216A (zh) * 2020-08-14 2021-12-03 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113745216B (zh) * 2020-08-14 2024-01-30 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN114023820A (zh) * 2021-10-08 2022-02-08 长鑫存储技术有限公司 半导体结构及其形成方法
CN114023820B (zh) * 2021-10-08 2023-12-19 长鑫存储技术有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
KR20150146372A (ko) 2015-12-31
CN105280704B (zh) 2019-07-16
US10084063B2 (en) 2018-09-25
US20200144395A1 (en) 2020-05-07
US11004955B2 (en) 2021-05-11
US20210242329A1 (en) 2021-08-05
US20190019881A1 (en) 2019-01-17
US10522657B2 (en) 2019-12-31
KR101701576B1 (ko) 2017-02-01
US11715785B2 (en) 2023-08-01
US20230317825A1 (en) 2023-10-05
US20150372142A1 (en) 2015-12-24

Similar Documents

Publication Publication Date Title
US11715785B2 (en) Semiconductor device and manufacturing method thereof
US10326021B2 (en) Source/drain profile for FinFeT
US10090303B2 (en) Fabrication of vertical field effect transistors with uniform structural profiles
US9312384B2 (en) FinFET body contact and method of making same
CN108122980B (zh) 半导体装置与半导体装置形成方法
US8643122B2 (en) Silicide contacts having different shapes on regions of a semiconductor device
US9490345B2 (en) Semiconductor device and manufacturing method thereof
US10170554B2 (en) Semiconductor device and manufacturing method thereof
CN106057886B (zh) 包括鳍结构的半导体器件及其制造方法
US10090392B2 (en) Semiconductor device and manufacturing method thereof
US20080290370A1 (en) Semiconductor devices and methods of manufacturing thereof
US20120104470A1 (en) Replacement gate mosfet with raised source and drain
US20160087062A1 (en) Semiconductor devices and methods for manufacturing the same
WO2005010982A1 (en) Pmos transistor strain optimization with raised junction regions
US10763328B2 (en) Epitaxial semiconductor material grown with enhanced local isotropy
US11901235B2 (en) Ion implantation for nano-FET
US20080070360A1 (en) Method and structure for forming silicide contacts on embedded silicon germanium regions of cmos devices
US20240136228A1 (en) Ion Implantation For Nano-FET

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant