CN102217050A - 包括具有增加的应变诱发源及紧密间隔的金属硅化物区的nmos晶体管与pmos晶体管的cmos装置 - Google Patents

包括具有增加的应变诱发源及紧密间隔的金属硅化物区的nmos晶体管与pmos晶体管的cmos装置 Download PDF

Info

Publication number
CN102217050A
CN102217050A CN2009801461089A CN200980146108A CN102217050A CN 102217050 A CN102217050 A CN 102217050A CN 2009801461089 A CN2009801461089 A CN 2009801461089A CN 200980146108 A CN200980146108 A CN 200980146108A CN 102217050 A CN102217050 A CN 102217050A
Authority
CN
China
Prior art keywords
gate electrode
strain
source area
transistor
induced
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009801461089A
Other languages
English (en)
Inventor
J·豪恩舍尔
R·马尔芬格
U·格里布诺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN102217050A publication Critical patent/CN102217050A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

在一种CMOS制造工艺流程中，在用来界定漏极与源极区(154)的整体注入序列期间，可维持形成在栅极电极材料(151A)顶部上的覆盖层(151C)，且该覆盖层(151C)可在蚀刻工艺期间被移除，其中，在该蚀刻工艺期间可缩减侧壁间隔件结构(155)的宽度，以便缩短金属硅化物区(156)及应变介电材料的横向偏移。因此，可在得到整体经加强的晶体管效能的同时，也对于现有的CMOS工艺策略提供高度的兼容性。

Description

包括具有增加的应变诱发源及紧密间隔的金属硅化物区的NMOS晶体管与PMOS晶体管的CMOS装置
技术领域
一般而言，本发明说明书所揭露之内容系关于积体电路，更具体而言，系关于利用如应力覆盖层、漏极与源极区及类似区域之应变半导体合金的应力源而具有应变沟道区之晶体管，以增强MOS晶体管之沟道区中的电荷载子迁移率(charge carrier mobility)。
背景技术
一般而言，目前有复数种工艺技术实行于半导体制造领域中，其中，对于复杂的电路系统(如微处理器、储存晶片及类似的电路系统)而言，由于CMOS技术在运作速度及/或功率消耗及/或成本效益方面的优异性能，故目前最佳的方法为CMOS技术。于采用CMOS技术的复杂积体电路的制造生产期间，数百万的晶体管(亦即，N沟道晶体管及P沟道晶体管)系形成在包含结晶半导体层之衬底上。MOS晶体管(无论是N沟道晶体管或P沟道晶体管)包括所谓的PN结，该PN结系由经高度掺杂的漏极及源极区与设于该漏极及源极区之间的反向或弱掺杂沟道区之介面所形成。该沟道区之导电性(亦即，该导电沟道之驱动电流能力)系由形成于该沟道区附近且藉由薄绝缘层与该沟道区分隔开的栅极电极所控制。该沟道区之导电性(在形成导电沟道之后，由于施加适当的控制电压于该栅极电极)系取决于掺杂剂的浓度、电荷载子之迁移率，并且(对于该沟道区于晶体管宽度方向上所给定之延伸而言)取决于该源极及漏极区之间的距离(亦称为沟道长度)。因此，结合在施加控制电压于该栅极电极之后于该绝缘层下方迅速产生导电沟道之能力，该沟道区之整体导电性(结合该等漏极及源极区)大致决定该MOS晶体管的效能。因此，对于达到增进积体电路之运作速度及封装密度而言，缩减沟道长度為主要的设计准则。
然而，持续缩减晶体管的尺寸牵涉到必须满足多个议题，以免过度抵销藉由持续缩减MOS晶体管之沟道长度所得到之优点。在这方面的一个主要问题系在漏极及源极区中设置低片电阻率(sheet resistivity)及接触电阻率以及连接至该漏极及源极区之任何接点，并且维持沟道可控制性。举例而言，缩减沟道长度必然增加栅极电极与沟道区之间的电容性耦合，因而可能必须缩减栅极绝缘层之厚度。目前，以二氧化硅为基础的栅极绝缘层之厚度系介于1至2奈米的范围内，其中，考虑到漏电流的问题，较不宜进一步缩减厚度，当缩减该栅极介电材料厚度时，漏电流通常呈指数增加。
因此，考量上述问题，关键尺寸(亦即，晶体管的栅极长度)的持续缩减必须适应更高复杂度的工艺技术且可能需要有新开发之高复杂度的工艺技术。因此，已经提出对于给定之沟道长度藉由增加该沟道区中之电荷载子迁移率来加强该晶体管元件之沟道导电性，并且藉由加强该晶体管元件之沟道导电性来改善晶体管效能，藉此提供达成相较于未来技术之效能改善之潜力，同时避免或至少延缓上述所提及的许多问题，如栅极介电材料微缩(gate dielectric scaling)。一种增进电荷载子迁移率的有效机制可改变该沟道区之晶格结构，例如，藉由在该沟道区附近产生拉伸(tensile)或压缩应力(compressive stress)，以便在该沟道区中产生对应之应变，该应变分别对于电子及电洞造成迁移率的变化。举例而言，对于标准的硅衬底来说，在该沟道区中产生拉伸应变可增进电子之迁移率，接着可直接转化为对应的导电性与驱动电流及运作速度的提升。另一方面，该沟道区中的压缩应变可增进电洞的迁移率，藉此提供加强P型晶体管效能的潜力。对于更先进的装置世代而言，将应力或应变工程引进积体电路制造为极具希望的方法，由于例如应变硅(strained silicon)可视为”新”类型的半导体材料，能够制造快速且功能强大的半导体装置，而无须使用昂贵的半导体材料，同时仍然可采用许多成熟的制造技术。
根据一种用于在晶体管元件之沟道区中产生应变的方法，形成于基本晶体管结构上方的介电材料能够以高应力状态设置，以便于该晶体管且特别是于该晶体管之沟道区中诱发所欲之应变类型。举例而言，晶体管结构通常由层间介电材料所包围，层间介电材料可提供个别晶体管结构所欲之机械及电性完整性，并且可提供用于形成额外布线层之平台，该布线层通常用于提供个别电路元件之间的电性互连。也就是说，一般可设置复数个布线层次或金属化层，可包含适当导电材料之水平金属导线及垂直介层窗(via)，用于建立电性连接。因此，必须设置适当的接点结构，该接点结构连接实际的电路元件(如晶体管、电容器及类似的电路元件)或电路元件的个别部份与非常前端(very first)的金属化层。基于此目的，为了设置连接至该电路元件所欲之接点区的个别开口，该层间介电材料必须经适当地图案化，该图案化通常可利用蚀刻终止材料结合实际的层间介电材料而实现。
举例而言，二氧化硅为成熟的层间介电材料，结合氮化硅，可于形成该接点开口(contact opening)期间作为有效的蚀刻终止材料。因此，该蚀刻终止材料(亦即，该氮化硅材料)放置于接近该基本晶体管结构，并且因此能够有效地用于在该晶体管中诱发应变，尤其是当可基于成熟的电浆辅助化学气相沉积(CVD)技术沉积具有高内部应力之氮化硅时。举例而言，藉由选择适当的沉积参数，可沉积具有高达2GPa及甚至更高之高内部应缩应力的氮化硅。另一方面，藉由适当地调整该工艺参数(尤其是，例如于沉积该氮化硅材料期间，离子轰击(ion bombardment)的程度)，可产生具有1GPa及更高的适度内部拉伸应力水平。因此，产生于该晶体管元件之沟道区中的应变大小可取决于该介电蚀刻终止材料之内部应力水平以及应力介电材料之厚度结合该高应力介电材料相对于该沟道区之有效偏移。
因此，基于加强晶体管效能的考量，可能希望增进该内部应力水平，并且于该晶体管元件附近提供更大量的高应力介电材料，同时亦可放置该应力介电材料，使其尽可能地接近该沟道区。然而，该氮化硅材料的内部应力水平可能会被目前现有的电浆辅助CVD技术之整体沉积能力所限定，同时有效的层厚度大致上亦可被基本晶体管形貌及邻近的电路元件之间的距离所决定。因此，尽管提供了显著的优点，但是该应力转移机制的效率明显取决于工艺及装置性能，且可能降低成熟的标准晶体管设计(具有50奈米及更小的栅极长度)的效能增益，由于所提供之装置形貌及用于经紧密包装的装置区中邻近的栅极电极结构之间的微小间隔之个别沉积工艺的间隙填充能力(结合由精密的间隔件结构造成该高应力材料对该沟道区的适度偏移)，因而可能会降低最终在该沟道区中所得到的应变。
在其他方法中，可藉由至少于部份该等漏极及源极区中设置应变诱发半导体合金(strain-inducing semiconductor alloy)来加强晶体管(如P沟道晶体管)的效能，而能够在邻近的沟道区中产生所欲的应变类型。基于此目的，经常可采用可磊晶生长于硅模板材料(silicon template material)上之硅/锗混合物或合金，藉此产生该硅/锗合金之应变状态，其可施加特定应力于该邻近的沟道区上，藉此于其中产生所欲之应变类型。该沟道区中应变的大小可基于个别凹处(于该凹处中可生长硅/锗合金)之尺寸以及该半导体合金中锗的浓度进行调整。通常，可基于形成于该栅极电极之侧壁上的个别间隔件结构调整相对于该沟道区的横向偏移，于蚀刻该凹处及磊晶沉积该硅/锗材料期间，该间隔件结构可作为蚀刻掩模及生长掩模。可移除对应的间隔件结构(连同可覆盖其他晶体管之对应掩模层)，且随后，可藉由离子注入及退火技术形成该漏极及源极区而继续进一步的处理。在许多方法中，可结合上述的应变诱发机制(亦即，于接点层次中，应变诱发半导体合金可与应力介电材料设置在一起)，因此需要精密的遮蔽规范(masking regime)及间隔件结构，用于界定该应变诱发半导体合金对应之横向偏移、较深的漏极及源极区、形成于其中的任何金属硅化物区、及类似的区域，对于整体晶体管效能有显著的影响。此外，当考量精密装置的几何形状时，邻近的栅极电极结构之间的距离可为100奈米或更小，但由于装置特定的限制条件(例如关于沉积技术的填充能力、对于该漏极及源极区之特定偏移的需求、及类似的限制条件)，因而可能会降低一些应变诱发机制的效率。因此，在精密的应用中，应变诱发机制所得到的效能增益可能不如预期般显著。
本发明所揭露之内容系关于避免(或至少缩减)上述所提及的一个或多个问题之影响的方法与装置。
发明内容
为了提供对于本发明一些态样之基本了解，以下提供本发明经简化之简单概述。此概述并非本发明的详尽概述。此概要无意用来验证本发明之关键或重要组件，或者用来描述本发明之范畴。其唯一的目的是以简化的形式呈现一些概念作为稍后更详细说明之引言。
一般而言，本发明所揭露之内容系关于半导体装置及形成该半导体装置的方法，其中，可藉由(至少在沉积应变诱发介电材料于基本晶体管组构上方之前)设置较不突出的表面形貌(pronounced surface topography)、藉由缩减对应的侧壁间隔件结构之宽度来加强晶体管效能，同时亦可提供将覆盖层(可用以作为减少离子穿透进入如栅极介电材料、沟道区及类似区域之敏感装置区域的有效注入掩模)保持于栅极电极结构上之可能性，同时亦可于缩减该侧壁间隔件结构尺寸之工艺期间提供加强的保护。于本说明书所揭露的一些说明态样中，可于单一湿式化学蚀刻步骤中移除该覆盖层并且缩减该侧壁间隔件结构之尺寸，藉此以对于最终间隔件宽度之调整的高度可控制性提供有效的制造序列。此外，于一些态样中，可基于经缩减的间隔件宽度形成该金属硅化物区，藉此缩减该金属硅化物区相对于该沟道区之偏移，接着可造成晶体管元件之整体串联电阻值的降低，藉此亦有助于提供更好的晶体管效能。
本发明揭示的例示方法，包括于形成于衬底上方的复数个晶体管之栅极电极结构之侧壁上形成间隔件结构，其中，该等栅极电极结构包括栅极电极材料及形成于该栅极电极材料上之覆盖层。该方法还包括利用该栅极电极结构及该等侧壁间隔件结构作为注入掩模，以形成漏极及源极区。再者，执行蚀刻工艺，以移除该等覆盖层且缩减该等侧壁间隔件结构之尺寸。最终，该方法包括于该复数个晶体管上方形成一个或多个应变诱发层。
本发明揭示的另一例示方法，包括于半导体区上方形成晶体管之栅极电极结构，其中，该栅极电极结构包括栅极电极材料及覆盖层。再者，于该栅极电极结构之侧壁上形成侧壁间隔件结构。此外，该方法包括利用包含该覆盖层的栅极电极结构及该侧壁间隔件结构作为注入掩模，以形成漏极及源极区。此外，于单一步骤化学蚀刻工艺中，移除该覆盖层及一部份该侧壁间隔件结构，并且于该晶体管上方形成应变诱发介电材料。
本发明揭示的一个例示半导体装置，包括形成于半导体区上方之晶体管之栅极电极结构，其中，该栅极电极结构包括具有特定宽度之侧壁间隔件结构。该半导体装置还包括形成于该半导体区中的漏极及源极区，且包括浅延伸区与较深的漏极及源极区，其中，该延伸区界定该晶体管之沟道区，且其中，该较深的漏极及源极区对该沟道区具有第一横向偏移(lateral offset)。该半导体装置还包括至少形成于一部份该漏极及源极区中的应变诱发半导体合金，其中，该应变诱发半导体合金于该沟道区中诱发应变。此外，该半导体装置包括形成于该漏极及源极区中的金属硅化物区，其中，该金属硅化物区对该沟道区具有第二横向偏移，且该第二横向偏移系小于该第一横向偏移。
附图说明
通过参照前文中之描述并结合各附图，将可了解本发明之揭示，在该等附图中，相同的组件符号将识别类似的组件，其中：
图1a至1d为依照本发明之一个例示实施例描绘在至少一些晶体管中形成应变诱发半导体合金且同时保持覆盖层于对应之栅极电极结构上的各制造阶段之包括复数个晶体管之半导体装置的横断面示意图；
图1e至1g为依照本发明之另一个例示实施例描绘基于经适当设计的侧壁间隔件结构形成漏极及源极区的进一步先进制造阶段之该半导体装置之横断面示意图，其中，该覆盖层仍然位于该栅极电极结构上；
图1h是根据本发明之例示实施例描绘该半导体装置于移除该覆盖层并且缩减该侧壁间隔件结构尺寸的共同蚀刻工艺期间之横断面示意图；以及
图1i是根据又另一例示实施例描绘在进一步先进制造阶段中之该半导体装置的横断面示意图，其中，可于该复数个晶体管上方形成应变诱发介电材料；
虽然易于对本发明揭示的主题作出各种修改及替代形式，但是该等图式中系以举例方式示出本发明的一些特定实施例，且已在本说明书中详细描述了这些特定实施例。然而，我们应当了解：本说明书对这些特定实施例的描述之用意并非将本发明限制在所揭示的该等特定形式，相反地，本发明将涵盖通过最后的权利要求书所界定的本发明的精神及范围内之所有修改、等效物、及替代。
具体实施方式
下文中将描述本发明的各实施例。为了顾及描述的清晰，在本说明书中将不描述实际实施例的所有特征。当然，我们应当了解，在任何此种实际实施例的开发过程中，必须作出许多与实施例相关的决定，以便达到开发者的特定目标，这些特定的目标包括诸如符合与系统相关的及与商业相关的限制条件，而该等限制将随着各实施例而有所不同。此外，我们应当了解，虽然此种开发的工作可能是复杂且耗时的，但是此种开发工作仍然是对此项技术具有一般知识者在受益于本发明的揭示后所从事的日常工作。
现在将参照附图而描述本发明。只为了解说之用，而在该等图式中以示意图之方式示出各种结构、系统、及装置，以便不会以熟习此项技术者习知的细节模糊了本发明之揭示。然而，包含该等附图，以便描述并解说本发明揭示之范例。应将在本说明书所用的字及词汇了解及诠释为具有与熟习相关技术者对这些字及词汇所了解的一致之意义。不会因持续地在本说明书中使用一术语或词汇，即意味着该术语或词汇有特殊的定义(亦即与熟习此项技术者所了解的一般及惯常的意义不同之定义)。如果想要使一术语或词汇有特殊的意义(亦即与熟习此项技术者所了解的意义不同之意义)，则会将在本说明书中以一种直接且毫不含糊地提供该术语或词汇的特殊定义之下定义之方式明确地述及该特殊的定义。
一般而言，本发明所揭露之内容提供半导体装置以及在沉积应变诱发介电材料于该基本晶体管结构上方之前”松弛(relaxing)”表面形貌的工艺技术，其中，同时于该栅极电极上维持有效的覆盖层，该覆盖层可用以作为有效的额外注入遮蔽材料，亦可于该侧壁间隔件结构之缩减期间加强该栅极电极结构的完整性。在一些例示实施例中，由于最终所得到该侧壁间隔件结构之尺寸与宽度可基于该覆盖层的起始厚度及对应的蚀刻化学药剂移除速率进行调整，故能够以可靠方式移除该覆盖层，同时以可控制的方式缩减该侧壁间隔件结构之尺寸。举例而言，于一个例示实施例中，该蚀刻工艺可以单一步骤湿式化学蚀刻工艺来执行，其可理解为不具有中间工艺步骤的蚀刻工艺，使得该装置可持续曝露于该湿式化学蚀刻化学药剂。基于此目的，在一些实施例中，可采用氟化氢乙二醇(hydrofluorine ethylene glycol；HFEG)。于本发明所揭露的进一步说明态样中，除了在沉积高应力介电材料之前藉由缩减该最终间隔件结构的尺寸，以加强该应变诱发机制的效率之外，可基于”用后可弃的(disposable)”间隔件方法形成应变诱发半导体合金(如硅/锗、硅/碳、硅/锗/锡及类似的合金)，其中，可藉由在该覆盖层上形成适当的蚀刻终止材料而于移除用于在该应变诱发半导体合金的沉积期间作为蚀刻掩模及/或生长掩模的用后可弃的间隔件之后仍保持该覆盖层。因此，即便于复杂的应用中，仍可有效地实现该最终间隔件结构的尺寸缩减，同时该覆盖层对于例如攻击性的清洗工艺及蚀刻工艺仍可提供栅极电极的完整性，同时亦可于该应变诱发半导体合金的形成期间采用成熟的用后可弃的间隔件方法。以此方式，可设置晶体管元件(如N沟道晶体管)，其中，由于金属硅化物可放置在更接近该沟道区，故可得到更低的漏极/源极接触电阻值(contact resistance)。再者，因为对应的拉伸应力介电材料的放置对于该沟道区具有更小的偏移，故能够更有效地加强电子迁移率及驱动电流，同时该金属硅化物亦可提供额外的拉伸应变。再者，由于所述最终侧壁间隔件结构之宽度被缩减，故可使用宽松的沉积条件来沉积高应力介电材料，藉此亦可沉积更大量的应力介电材料。对于P沟道晶体管而言，亦可得到类似的优点，其中，于一种或两种晶体管中，亦可设置应变诱发半导体合金，且实质上相较于传统的CMOS工艺策略并未增加工艺复杂度。
图1a示意地描绘半导体装置100之横断面图，该半导体装置100包括衬底101，于该衬底101上方形成有含硅半导体层103。该衬底101可代表任何适当之载体材料，以在该衬底101上方形成该半导体层103。于一个例示实施例(未显示)中，该半导体装置100可包括例如二氧化硅、氮氧化硅、氮化硅及类似形式的埋入绝缘层，该埋入绝缘层可设置于该衬底101与该半导体层103之间，藉此界定绝缘层上覆硅(silicon-on-insulator；SOI)组构。于其他情况下，该半导体层103可代表该衬底101之实质结晶材料之上侧部份，于本说明书中，该半导体层103亦可称作为基体组构(bulk configuration)。应体认到，该半导体层103可具有于该半导体层103中及上方形成先进晶体管元件150A、150B所需的任何适当成份与厚度。在如图所示的制造阶段中，该复数个晶体管150A、150B可包括栅极电极结构151，该栅极电极结构151可接着包括栅极电极材料151A(如多晶硅)、栅极绝缘层151B、及覆盖层151C，该栅极绝缘层151B将该栅极电极材料151A与沟道区分隔开，该覆盖层151C可为介电材料及类似的材料，以于进一步的工艺期间加强该栅极电极材料151A的完整性。如先前所述，在精密的应用中，晶体管150A、150B的栅极长度(亦即，图1a中栅极电极材料151A之水平延伸)可为大约50奈米及更小。再者，至少一些该晶体管150A、150B可设置于密集的装置区中，其中，邻近的栅极电极结构151可具有数百奈米及显著更小之横向距离，其中，该横向距离可理解为栅极电极材料151A之间的距离，如151D所示。应该体认到，在所示之实施例中，晶体管150A可代表N沟道晶体管，而晶体管150B可代表P沟道晶体管，然而，应该理解到，可采用任何其他组构。举例而言，N沟道晶体管及P沟道晶体管可放置为极接近，其中，可根据整体装置需求设置或不设置中间隔离结构。
此外，于所示之制造阶段中，该半导体装置还可包括蚀刻终止层153，该蚀刻终止层153可由任何适当的材料(如二氧化硅、氮氧化硅及类似的材料)所组成，以于稍后将描述的进一步工艺期间提供所欲之蚀刻终止能力。此外，第一掩模层104(例如二氧化硅层之形式)及第二掩模层105(例如由氮化硅所组成)可形成于该等晶体管150A、150B上方。可设置该掩模层104、105，以便能够于至少一些该等晶体管150A、150B(如晶体管150B)上形成用后可弃的间隔件元件。
图1a所示之半导体装置100可基于以下工艺而形成。在形成适当的隔离结构(未显示)(例如：可基于成熟的工艺技术以浅沟槽隔离之形式达成)之后，可根据成熟的方法，基于氧化及/或沉积及/或表面处理技术形成该栅极绝缘层151B及该栅极电极材料151A(可能结合该覆盖层151C之材料)所采用之介电材料。随后，可执行精密的图案化工艺(包含精密的微影及蚀刻技术)，以得到该栅极电极结构151。于对应的图案化工艺期间，亦可图案化该罩盖材料，以形成该覆盖层151C。在一些例示实施例中，亦可藉由表面处理(诸如在含氧电浆环境中氧化氮化硅材料及类似的处理)沉积或形成该蚀刻终止层153之材料。因此，可为该蚀刻终止层153形成适度紧密的材料，相对于该覆盖层151C而言，该蚀刻终止层153具有高度的蚀刻选择性。之后，可藉由热活化化学气相沉积配方、电浆辅助化学气相沉积、及类似配方沉积该掩模层104及105。于该等掩模层104及105的沉积期间，当于该半导体层103中形成对应的凹处时，可适当选定该等掩模层104及105的结合厚度，以便在稍后的制造阶段中得到该晶体管150B所欲之横向偏移。
图1b示意地描绘在先进的制造阶段中之半导体装置100，其中，可设置掩模106以覆盖装置区，于该覆盖装置区中无须设置对应的用后可弃的间隔件元件。在所示的实施例中，可藉由该掩模106覆盖该晶体管150A，同时可外露该晶体管150B。该掩模106可由任何适当的材料(如抗蚀材料、與抗蚀材料结合用作硬掩模材料之习知介电材料、及类似的材料)所形成。基于此目的，该掩模材料可藉由旋涂、沉积及类似工艺而沉积，且可基于成熟的光微影技术而图案化。举例而言，当设置抗蚀材料时，根据所使用之抗蚀材料的类型，该外露之部份或未外露之部份可被移除，以外露该等晶体管150B。在其他情况下，倘若需要的话，可使用对应的抗蚀掩模来图案化硬掩模材料。
图1c示意地描绘于进一步的先进工艺阶段中之该半导体装置100，其中，”用后可弃的”间隔件结构105A系形成于该等晶体管150B之侧壁上，同时该等晶体管150A仍然由该掩模106所覆盖。该间隔件结构105A可基于成熟的非等向性蚀刻技术而形成，其中，该掩模层105可相对于该掩模层104而被选择性蚀刻，接下来该掩模层104可相对于该半导体层103而被选择性蚀刻。基于此目的，可利用成熟的工艺配方且在此制造阶段中使用。在其他例示实施例中，只要对应的蚀刻工艺能够可靠地终止于该半导体层103上，则可不需要相对于该等掩模层104及105而言突出的蚀刻选择性。再者，于对应的蚀刻工艺期间，由于该蚀刻终止层153可提供额外的厚度，使得该掩模层104外露的部份能够可靠地被移除，同时维持该覆盖层151C上之至少一部份的蚀刻终止层153，故额外的蚀刻终止层153可维持该覆盖层151C的完整性。此外，如先前所说明，于一些例示实施例中，该蚀刻终止层153可藉由适当的沉积及/或表面处理程序来形成，以便得到适度高的材料密度並获得较该掩模层104更慢的蚀刻速率，即便该蚀刻终止层153是由类似的材料(如以二氧化硅为基础的材料)所组成。之后，根据整体工艺策略，可实施进一步的蚀刻工艺，以形成个别的凹处107(如虚线所示)，其中，该间隔件结构105A可作为蚀刻掩模，同时在对应的凹处蚀刻工艺之前，该掩模106仍然可覆盖该晶体管150A或可被移除。对于以硅为基础的半导体材料(包含二氧化硅、氮化硅、及类似的材料)，在该半导体层103中形成凹处107的适当蚀刻配方为成熟的配方。因此，亦可于此情况下使用个别的蚀刻配方，藉此对习知的工艺策略提供高度的兼容性。
图1d示意地描绘至少于该凹处107中形成有半导体合金108之半导体装置100。为此目的，可应用成熟的选择性磊晶生长技术，其中，通常所选定之工艺参数，系使得材料沉积明显限定于结晶硅区，同时可忽略介电表面区(dielectric surface area)上之材料沉积，倘若仍以硬掩模材料之形式存在，则如同该间隔件结构105A及该掩模层105、或该掩模106(图1c)。举例而言，于一些例示实施例中，可以硅/锗合金之形式设置该半导体合金108，因此可于压缩应力状态下，于该层103所剩余的硅基材料上生长该半导体合金108，藉此亦于该等晶体管150B邻近的沟道区152上施加对应的压缩应力。于其他例示实施例中，该应变-诱发半导体合金108可经设置为硅/碳材料，藉此于该等邻近的沟道区152中诱发拉伸应变，当该晶体管150B代表N沟道晶体管时，这是有利的。再者，利用适当的前驱物材料，可于该选择性磊晶生长工艺期间形成其他材料成份，如硅/锡、硅/锗/锡、及类似的成份。
图1e示意地描绘在进一步的先进制造阶段中之该半导体装置100。如图所示，可移除该掩模层105及由该掩模层105之材料所组成之一部份的该间隔件结构105A。基于此目的，当该掩模层105可设置为氮化硅材料之形式时，可使用任何适当的蚀刻配方，如以磷酸为基础的湿式化学蚀刻工艺。于一些例示实施例中，当该掩模106已于形成该应变诱发半导体合金108之选择性磊晶生长工艺期间被维持时，倘若该掩模层106系由对应的材料(如氮化硅)所组成，则亦可于对应的蚀刻工艺期间移除该掩模106。因此，成熟的蚀刻技术可用于移除至少一部份该掩模材料，如该掩模层105及该掩模106，同时，即便该覆盖层151C系由与该掩模层105相同或类似的材料所组成，该掩模层104结合该蚀刻终止层153仍然可维持该晶体管150B中该覆盖层151C之完整性。举例而言，氮化硅经常可用以作为该覆盖层151C之材料，藉此对在以多晶硅为基础的栅极电极上形成适当的罩盖材料的习知工艺序列提供高度的兼容性。随后，为了相对于该栅极电极材料151A与该半导体材料108及103选择性地移除该掩模层104，可实施进一步的蚀刻工艺(例如：以氢氟酸为基础)。此外，对应的蚀刻工艺亦对于该覆盖层151C具有高度选择性。
图1f示意地描绘在上述工艺序列之后的该半导体装置100。因此，该等晶体管150A、150B包括处于”外露”状态的栅极电极结构151，但同时该覆盖层151C仍然可放置于该栅极电极材料151A上。因此，于该半导体装置100的进一步处理(亦即，藉由离子布值，合并适当的掺杂剂物质，以于该半导体材料103及该半导体合金108中建立所欲之掺杂剂分布)期间，该覆盖层151C可提供额外的扩散遮蔽能力(diffusion blocking capability)，尤其是考虑到P沟道晶体管，通常可采用硼作为注入剂，其可轻易地穿透进入该栅极绝缘层151B且最终进入该沟道区152。因此，藉由维持该覆盖层151C，对于后续的注入周期(implantation cycle)而言，可得到更大的工艺边界(process margin)，可因此加强晶体管效能，由于在后续的注入周期期间或者对于经给定用于成熟之工艺配方的注入参数而言，可采用增强的注入能量及/或剂量，故可降低硼穿透进入该栅极绝缘层151B及该沟道区152之程度。
图1g示意地描绘在进一步的先进制造阶段中之该半导体装置100。如图所示，侧壁间隔件结构155系形成于该栅极电极结构151上，作为界定漏极及源极区154的适当掺杂剂分布所需之侧壁间隔件结构155。举例而言，于所示之实施例中，该侧壁间隔件结构155可包括单一间隔件元件155A结合蚀刻终止衬垫(etch stop liner)155B，同时，根据该漏极及源极区154之掺杂剂分布之复杂度，于其他情况下(未显示)，可设置有两个或多个个别的间隔件元件(如该等间隔件155A结合适当的衬垫材料)。因此，对于所示之实施例而言，该漏极及源极区154可具有浅延伸区154E，该浅延伸区154E可基于利用包含该覆盖层151C(图1f)之栅极电极结构151作为注入掩模(可能结合偏移间隔件元件)之注入工艺而形成。之后，例如可藉由沉积该衬垫材料155B及间隔件材料而形成该等间隔件元件155，接着可藉由成熟的非等向性蚀刻技术对该等间隔件元件155进行图案化，以得到该等间隔件155A。利用该侧壁间隔件结构155及该覆盖层151C作为注入掩模，可得到较深的漏极及源极区154D，其中，该覆盖层151C可降低或实质上避免穿透该栅极绝缘层151B及/或该沟道区152，尤其是对于P沟道晶体管(如该等晶体管150B)。应该体认到，适当的掩模制度可用以选择性地注入该晶体管150A、150B所需要的掺杂剂物质。再者，对应的注入周期亦可包含个别的非晶化前注入(pre-amorphization implantation)、用于合并相对于该漏极及源极区154具有增加的反向掺杂(counter doping)之注入区域之工艺(亦可称为大角度(halo)注入)、及类似的注入工艺。随后，可实施适当的退火工艺，以活化该掺杂剂物质且亦可再结晶由于注入所造成的损害。
图1h示意地描绘在材料移除工艺109期间的该半导体装置100，该材料移除工艺109系经设计以移除该覆盖层151C并且亦缩减该侧壁间隔件结构155的宽度。如先前所说明，对于该栅极电极结构151所提供的横向距离151D(图1a)，该侧壁间隔件结构155可能额外造成更复杂的表面形貌，因而增加对于在稍后的制造阶段中形成高应力介电材料的对应沉积工艺之限制条件。再者，于一些例示实施例中，亦可能认为该侧壁间隔件结构155的起始宽度对于定义欲形成于该漏极及源极区154中之金属硅化物区之横向偏移而言并不适当。
因此，同样于此情况下，缩减该间隔件结构155之宽度可增強该晶体管150A、150B的整体效能。再者，该覆盖层151C亦可自该栅极电极材料151A移除，于一个例示实施例中，可藉由实施单一步骤湿式化学蚀刻工艺来达成移除该覆盖层151C，该单一步骤湿式化学蚀刻工艺可视为基于湿式化学蚀刻化学药剂且未中断将该装置100外露于该工艺109之反应蚀刻环境而实施的蚀刻工艺。于此情况下，可基于该工艺109之湿式化学蚀刻化学药剂所提供的有效移除速率来控制该间隔件结构155之材料移除的程度(如155C所示)。再者，由于可于该工艺109期间完全移除该覆盖层151C，故可选定该覆盖层151C之厚度，以得到对于该间隔件结构155所欲之材料移除155C之程度，而并未将该栅极电极材料151A之表面151S过度曝露于该工艺109之环境。因此，该覆盖层151C之起始厚度可经选定为小于该侧壁间隔件结构155之起始厚度以及用于形成该侧壁间隔件元件155A(图1g)的对应间隔件层之起始厚度。因此，于此情况下，可于该工艺109期间采用高侵袭性且非常有效的清洁剂，藉此于大部份的对应移除工艺期间提供该表面151S的高度完整性，但同时亦以可控制性高且有效的方法移除该间隔件结构155之材料。在外露该表面151S之后，可停止该工艺109，藉此将该表面151S限定外露于该侵袭性环境109持续非常短的时间周期，因此，该多结晶表面151S可维持适度的结晶品质，亦藉此于后续的金属硅化物工艺期间提供较佳的条件。于一个例示实施例中，可基于氟化氢乙二醇(HFEG)建立该湿式化学蚀刻环境，对于氮化硅及二氧化硅可具有大约1∶1.3的蚀刻速率，使得该覆盖层151C能够可靠地被移除，同时缩减包含该蚀刻终止衬垫155B(图1g)之间隔件结构155之宽度。
随后，可藉由在该外露的栅极电极材料151A与该漏极及源极区154外露的部份中形成金属硅化物区而继续进一步的处理。由于该侧壁间隔件结构155之宽度缩减(如155C所示)，对应的金属硅化物可放置在更接近该沟道区152的位置，藉此降低该晶体管150A中导电路径之整体串联电阻值。因此，可增进该等晶体管150A、150B的效能而不考虑其导电性类型。
图1i示意地描绘于进一步的先进制造阶段中的该半导体装置100。如图所示，金属硅化物区156系形成于该漏极与源极区154中以及该栅极电极结构151中，该金属硅化物区156上形成有由先前所实施的材料移除工艺109(图1h)所得到之经缩减的侧壁间隔件结构155R。应该体认到，由于该金属硅化物区156系基于该间隔件结构155R而形成，同时已基于该侧壁间隔件结构155(图1g)形成较深的漏极及源极区154D，故该金属硅化物区156相对于该栅极电极151的横向偏移156L系小于该较深的漏极及源极区154D的横向偏移154L。由于该经缩减的横向偏移156L，造成该等晶体管150A、150B相较于其中可基于该侧壁间隔件结构155(图1g)之起始宽度而形成该金属硅化物区的晶体管组构具有较低的接点电阻值。再者，于所示之制造阶段中，可于至少一些晶体管150A、150B上方形成一种或多种应变诱发介电材料。于所示之实施例中，应变诱发层110A可形成于该等晶体管150A上方，其中，该材料110A之内部应力水平可于其沟道区152中诱发对应的应变类型，以增加其中的电荷载子迁移率。举例而言，该应变诱发层110A 可设置为拉伸应力介电材料，其适合用于加强N沟道晶体管之效能。此外，该等晶体管150B上方可形成具有高内部应力水平的介电材料110B，，以提供与该应变诱发半导体合金108相同类型之应变。举例而言，当该半导体合金108亦于邻近的沟道区中提供压缩应变时，该介电材料110B可经设置为具有高压缩应力。如先前所说明，由于该间隔件结构155R之经缩减的宽度，故相对于用以形成该等材料110A、110B之沉积工艺之间隙填充能力的任何限制条件将较不显着，且因此能够采用更大量的材料(亦即，增加层厚度)及/或(对于给定的层厚度而言)可增进设置该一个或多个应力介电材料110A、110B之弹性。
该一个或多个应力介电材料110A、110B可依据成熟的工艺技术而形成，然而，利用适当的工艺参数(例如：关于设置增加的层厚度及/或更高的内部应力水平)，由于在对应的沉积工艺期间，遵守较不严格的限制条件，故可容许选择可提供更高内部应力水平之工艺参数。举例而言，例如可藉由电浆辅助CVD技术及类似的技术来沉积拉伸应力或压缩应力介电材料，接着可藉由微影及蚀刻技术移除该拉伸应力或压缩应力介电材料不需要的部份。随后，可沉积不同类型之内部应力的介电材料，并且可移除该介电材料个别不需要的部份，藉此得到如图1i之组构。应该体认到，上述工艺序列亦可包含沉积或形成适当的蚀刻终止或蚀刻控制材料，作为有效图案化对应的介电层所需之材料。于其他情况下，可于特定的装置区上方仅设置一种类型的应力介电材料，其可结合对应的应力松弛(stress relaxation)。举例而言，倘若该半导体合金108之应变诱发机制经认为适当且无须任何额外叠加的应力介电材料，则该介电材料可设置有能够加强该等晶体管150A之效能的内部应力水平，其中，当无须考虑关于进一步图案化此材料的任何限制条件及后续材料之沉积结合该后续材料之图案化时，可沉积更大量的拉伸应力材料。倘若想要，则可实施应力松弛注入(stress relaxation implantation)，以降低该晶体管150B上方的应力水平。然而，应该体认到，可采用其他任何工艺策略，以在至少一些晶体管150A、150B上方形成该应力介电材料，其中，由经缩减的间隔件结构155R所得到之增强的表面形貌可提供该应力材料相对于该沟道区152经缩减之横向偏移，且当沉积高应力介电材料时可提供大体上宽松的沉积条件。
如此一来，本发明所揭露之内容提供半导体装置及制造技术，其中，金属硅化物可放置于极接近该沟道区的位置，同时在形成该金属硅化物区之前可藉由移除侧壁间隔件结构之材料来加强介电材料之应力转移机构。此外，在用于定义该漏极及源极区之掺杂剂分布的对应注入序列期间，可维持覆盖层于该栅极电极结构上，由于该栅极电极结构结合该罩盖材料所增进的离子遮蔽效应，故亦可藉此增进装置效能及可靠度。再者，当欲藉由经适当设计且以蚀刻终止材料为基础的工艺策略于早期制造阶段中形成经镶嵌的半导体合金时，亦可维持该罩盖材料，但同时保持对习知工艺策略的高度兼容性。于一些例示实施例中，可藉由单一蚀刻工艺实现移除设置于该栅极电极材料顶部上之罩盖材料以及该侧壁间隔件结构之控制材料的移除。因此，可得到有效的整体工艺流程，同时藉由降低掺杂剂穿透进入该沟道区、缩减金属硅化物区及高应力介电材料之横向距离(特别是对于精密装置之几何形状)来加强装置效能。
前文所揭示的特定实施例只是供举例之用，这是因为熟悉此项技艺者在参阅本发明的揭示之后，将可易于以不同但等效之方式修改及实施本发明。例如，可按照不同的顺序执行前文所述之工艺步骤。此外，除了在最后的权利要求书中所述者之外，本发明将不受本说明书中显示出的结构或设计细节之限制。因而显然可改变或修改前文揭示的特定实施例，且将所有此类的变化视为在本发明的范围及精神内。因此，本发明所寻求的保护系述及在最后的权利要求书中。

Claims (14)

1.一种方法，包括：
在形成于衬底(101)上方的多个晶体管(150A，150B)的栅极电极结构(151)侧壁上形成间隔件结构(155)，该等栅极电极结构(151)包括栅极电极材料(151A)及形成在该栅极电极材料(151A)上的覆盖层(151C)；
利用该栅极电极结构(151)及该等侧壁间隔件结构(155)作为注入掩模，以形成漏极及源极区(154)；
执行蚀刻工艺，以移除该覆盖层(151C)且缩减该侧壁间隔件结构(155)的尺寸；以及
在该复数个晶体管上方形成一个或多个应变诱发层(110A)。
2.如权利要求1所述的方法，还包括在执行该蚀刻工艺之后，于该漏极及源极区(154)中形成金属硅化物区(156)。
3.如权利要求1所述的方法，其中，该蚀刻工艺为湿式化学蚀刻工艺。
4.如权利要求3所述的方法，其中，该蚀刻工艺是以氟化氢乙二醇为基础而执行。
5.如权利要求1所述的方法，其中，形成该一个或多个应变诱发层(110A)包括在该晶体管的N沟道晶体管上方形成拉伸应力介电材料以及在该复晶体管的P沟道晶体管上方形成压缩应力介电材料。
6.如权利要求1所述的方法，其中，所形成的该侧壁间隔件结构(155)的宽度相同于或大于该覆盖层(151C)的厚度。
7.如权利要求1所述的方法，还包括在实施该蚀刻工艺之前，在该漏极及源极区中形成金属硅化物区(156)。
8.一种方法，包括：
在半导体区上方形成晶体管的栅极电极结构(151)，该栅极电极结构包括栅极电极材料(151A)及覆盖层(151C)；
在该栅极电极结构(151)侧壁上形成侧壁间隔件结构(155)；
利用包含该覆盖层(151C)的该栅极电极结构(151)及该侧壁间隔件结构(155)作为注入掩模，以形成漏极及源极区(154)；
在单一步骤湿式化学蚀刻工艺中，移除该覆盖层(151C)及一部份该侧壁间隔件结构(155)；以及
在该晶体管上方形成应变诱发介电材料(110A)。
9.如权利要求8所述的方法，其中，在该单一步骤湿式化学蚀刻工艺中所使用的蚀刻剂包括氟化氢乙二醇。
10.如权利要求8所述的方法，还包括在形成该侧壁间隔件结构(155)之前，在横向上邻近该栅极电极结构(151)的该半导体区中形成应变诱发半导体合金。
11.如权利要求10所述的方法，其中，该应变诱发半导体合金的形成包括：在该栅极电极结构(151)侧壁上形成用后可弃的间隔件结构(150A)、在该半导体区中形成多个凹处(107)、以及至少在所述凹处(107)中形成该半导体合金(108)。
12.一种半导体装置，包括：
形成于半导体区上方之晶体管的栅极电极结构(151)，该栅极电极结构(151)包括具有特定宽度的侧壁间隔件结构(155R)；
漏极及源极区(154)，形成于该半导体区中，该漏极及源极区(154)包括浅延伸区与较深的漏极及源极区，该延伸区界定该晶体管的沟道区，而该较深的漏极及源极区对该沟道区具有第一横向偏移；
应变诱发半导体合金，至少形成在一部份该漏极及源极区(154)中，该应变诱发半导体合金在该沟道区中诱发应变；以及
金属硅化物区(156)，形成在该漏极及源极区(154)中，该金属硅化物区(156)对该沟道区具有第二横向偏移，且该第二横向偏移小于该第一横向偏移。
13.如权利要求12所述的半导体装置，还包括形成在该晶体管上方的应变诱发介电材料，其中，该应变诱发介电材料与该应变诱发半导体合金于该沟道区中诱发相同类型的应变。
14.如权利要求12所述的半导体装置，其中，该沟道长度大约小于50纳米。
CN2009801461089A 2008-09-30 2009-09-30 包括具有增加的应变诱发源及紧密间隔的金属硅化物区的nmos晶体管与pmos晶体管的cmos装置 Pending CN102217050A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102008049725.8 2008-09-30
DE102008049725A DE102008049725B4 (de) 2008-09-30 2008-09-30 CMOS-Bauelement mit NMOS-Transistoren und PMOS-Transistoren mit stärkeren verformungsinduzierenden Quellen und Metallsilizidgebieten mit geringem Abstand und Verfahren zur Herstellung des Bauelements
US12/493,788 2009-06-29
US12/493,788 US20100078735A1 (en) 2008-09-30 2009-06-29 Cmos device comprising nmos transistors and pmos transistors having increased strain-inducing sources and closely spaced metal silicide regions
PCT/US2009/005395 WO2010039231A1 (en) 2008-09-30 2009-09-30 Cmos device comprising nmos transistors and pmos transistors having increased strain-inducing sources and closely spaced metal silicide regions

Publications (1)

Publication Number Publication Date
CN102217050A true CN102217050A (zh) 2011-10-12

Family

ID=41794957

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801461089A Pending CN102217050A (zh) 2008-09-30 2009-09-30 包括具有增加的应变诱发源及紧密间隔的金属硅化物区的nmos晶体管与pmos晶体管的cmos装置

Country Status (5)

Country Link
US (1) US20100078735A1 (zh)
CN (1) CN102217050A (zh)
DE (1) DE102008049725B4 (zh)
TW (1) TW201027675A (zh)
WO (1) WO2010039231A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280704A (zh) * 2014-06-23 2016-01-27 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101777562B (zh) * 2010-01-15 2015-05-20 复旦大学 浮栅非挥发半导体存储器及其制造方法
CN101800251B (zh) * 2010-01-29 2015-04-15 复旦大学 电荷俘获非挥发半导体存储器及其制造方法
CN101859772A (zh) * 2010-06-10 2010-10-13 电子科技大学 一种具有复合应变沟道的cmos器件
DE102011005641B4 (de) * 2011-03-16 2018-01-04 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Leistungssteigerung in Transistoren durch Reduzierung der Absenkung aktiver Gebiete und durch Entfernen von Abstandshaltern
CN102201335A (zh) * 2011-06-01 2011-09-28 电子科技大学 一种应力稳定的mos晶体管的栅的制造方法
KR102061265B1 (ko) 2013-07-23 2019-12-31 삼성전자주식회사 반도체 장치 및 그 제조방법
US9502418B2 (en) * 2014-10-02 2016-11-22 International Business Machines Corporation Semiconductor devices with sidewall spacers of equal thickness
US9659960B1 (en) * 2015-12-09 2017-05-23 International Business Machines Corporation Extremely thin silicon-on-insulator silicon germanium device without edge strain relaxation
US11309402B2 (en) 2020-03-05 2022-04-19 Sandisk Technologies Llc Semiconductor device containing tubular liner spacer for lateral confinement of self-aligned silicide portions and methods of forming the same
CN113611669A (zh) * 2020-08-28 2021-11-05 联芯集成电路制造(厦门)有限公司 制作半导体元件的方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050258515A1 (en) * 2004-05-21 2005-11-24 International Business Machines Corporation Embedded stressed nitride liners for CMOS performance improvement
US7135372B2 (en) * 2004-09-09 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon device manufacturing method
US20070111416A1 (en) * 2005-11-14 2007-05-17 Cheng-Tung Huang Method of fabricating strained-silicon transistors
US20070200170A1 (en) * 2006-02-15 2007-08-30 Hiroyuki Yamasaki Semiconductor device and method of manufacturing the same
CN101118927A (zh) * 2006-08-01 2008-02-06 台湾积体电路制造股份有限公司 半导体元件
US20080061366A1 (en) * 2006-09-11 2008-03-13 United Microelectronics Corp. Complementary metal-oxide-semiconductor device and fabricating method thereof
US20080116532A1 (en) * 2006-11-16 2008-05-22 Sony Corporation Method of manufacturing semiconductor device, and semiconductor device
US20080191243A1 (en) * 2007-02-08 2008-08-14 International Business Machines Corporation Semiconductor structure and method of forming the structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6335248B1 (en) * 2001-04-30 2002-01-01 International Business Machines Corporation Dual workfunction MOSFETs with borderless diffusion contacts for high-performance embedded DRAM technology
KR100441682B1 (ko) * 2001-06-14 2004-07-27 삼성전자주식회사 엘디디형 소오스/드레인 영역을 갖는 반도체 장치 및 그제조 방법
US7012028B2 (en) * 2004-07-26 2006-03-14 Texas Instruments Incorporated Transistor fabrication methods using reduced width sidewall spacers
US20080157118A1 (en) * 2006-12-29 2008-07-03 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing strained technology
US7511348B2 (en) * 2007-03-13 2009-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. MOS transistors with selectively strained channels
DE102008011814B4 (de) * 2008-02-29 2012-04-26 Advanced Micro Devices, Inc. CMOS-Bauelement mit vergrabener isolierender Schicht und verformten Kanalgebieten sowie Verfahren zum Herstellen derselben

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050258515A1 (en) * 2004-05-21 2005-11-24 International Business Machines Corporation Embedded stressed nitride liners for CMOS performance improvement
US7135372B2 (en) * 2004-09-09 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon device manufacturing method
US20070111416A1 (en) * 2005-11-14 2007-05-17 Cheng-Tung Huang Method of fabricating strained-silicon transistors
US20070200170A1 (en) * 2006-02-15 2007-08-30 Hiroyuki Yamasaki Semiconductor device and method of manufacturing the same
CN101118927A (zh) * 2006-08-01 2008-02-06 台湾积体电路制造股份有限公司 半导体元件
US20080061366A1 (en) * 2006-09-11 2008-03-13 United Microelectronics Corp. Complementary metal-oxide-semiconductor device and fabricating method thereof
US20080116532A1 (en) * 2006-11-16 2008-05-22 Sony Corporation Method of manufacturing semiconductor device, and semiconductor device
US20080191243A1 (en) * 2007-02-08 2008-08-14 International Business Machines Corporation Semiconductor structure and method of forming the structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280704A (zh) * 2014-06-23 2016-01-27 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10084063B2 (en) 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
CN105280704B (zh) * 2014-06-23 2019-07-16 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
DE102008049725B4 (de) 2012-11-22
US20100078735A1 (en) 2010-04-01
TW201027675A (en) 2010-07-16
WO2010039231A1 (en) 2010-04-08
DE102008049725A1 (de) 2010-04-08

Similar Documents

Publication Publication Date Title
CN102217050A (zh) 包括具有增加的应变诱发源及紧密间隔的金属硅化物区的nmos晶体管与pmos晶体管的cmos装置
CN101300670B (zh) 在薄soi晶体管中嵌入的应变层以及其形成方法
CN101971325B (zh) Nmos晶体管具有凹陷的漏极与源极区而pmos晶体管的漏极与源极区具有硅/锗材料的cmos器件
CN102077353B (zh) 形成在体衬底上的双栅极与三栅极晶体管及形成该晶体管的方法
CN101919045B (zh) 在半导体装置中通过使用在双应力衬层上方的额外层而获得的n沟道晶体管的增进的晶体管效能
TWI511273B (zh) 用於藉由使汲極及源極區凹陷而於電晶體中緊鄰通道區提供應力源之技術
CN101432859B (zh) 具有埋置应变层和减少的浮体效应的soi晶体管及其形成方法
KR101287617B1 (ko) Ｎｍｏｓ 및 ｐｍｏｓ 트랜지스터의 스트레인된 리세스드레인/소스 영역 형성 기술
CN101809713B (zh) 阻止晶体管栅极电极的预非晶化
US7723174B2 (en) CMOS device comprising MOS transistors with recessed drain and source areas and a SI/GE material in the drain and source areas of the PMOS transistor
TWI424566B (zh) 具有增加之臨限穩定性而沒有驅動電流降級之電晶體裝置及其製造方法
US20060131657A1 (en) Semiconductor integrated circuit device and method for the same
CN101958283A (zh) 获得交替排列的p型和n型半导体薄层结构的方法及结构
CN104201193A (zh) 一种双栅soi器件结构及其制作方法
CN102369598B (zh) 缩减在半导体装置的接点等级中图案化两个不同应力诱发层的期间所产生与地貌相关的不平整
TWI459564B (zh) 藉由減少作用區域的凹陷及去除間隔件以增進電晶體的效能
CN102687246A (zh) 通过使用氧等离子体的钝化维持高k栅极堆栈的完整性
TWI528463B (zh) 藉由提供對於基板表面具有適宜角度之階化嵌入應變誘導半導體區於電晶體中之效能增進
CN103871887A (zh) Pmos晶体管、nmos晶体管及其各自的制作方法
CN102496568A (zh) 沟槽功率器件结构的制造方法
CN106847682A (zh) 一种半导体器件的制造方法
CN102097376B (zh) 半导体器件的制作方法
CN103367226B (zh) 半导体器件制造方法
JP2008539592A (ja) ブロッキング特性の異なるゲート絶縁膜を備えた半導体デバイス
CN105742282A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20111012

C20 Patent right or utility model deemed to be abandoned or is abandoned