TWI528463B - 藉由提供對於基板表面具有適宜角度之階化嵌入應變誘導半導體區於電晶體中之效能增進 - Google Patents

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Description

藉由提供對於基板表面具有適宜角度之階化嵌入應變誘導半導體區於電晶體中之效能增進
本揭示內容大體有關於積體電路，且更特別的是，有關於包含嵌入應變誘導半導體材料用以增進其矽基通道區之電荷載子移動率的電晶體。
製造複雜的積體電路需要在適當半導體材料中及上形成大量的電晶體。例如，可能必須在目前市售複雜的積體電路中提供數億及更多的電晶體，其中在速度關鍵性訊號路徑中的電晶體之效能實質決定積體電路的整體效能。目前大體實施多種製程技術，其中對於複雜的電路，例如微處理器、儲存晶片及其類似者，由於在操作速度及/或耗電量及/或成本效率方面有優異的特性，CMOS技術為最有前途的方法。在CMOS電路中，互補電晶體(亦即，p型通道電晶體與n型通道電晶體)用來形成電路元件，例如反相器及其他邏輯閘，以設計高度複雜的電路總成。在用CMOS技術製造複雜積體電路期間，在包含結晶半導體層的基板 上形成互補電晶體，亦即n型通道電晶體與p型通道電晶體。MOS電晶體或一般的場效電晶體，不論考量的是n型通道電晶體還是p型通道電晶體，都包含所謂的pn接面，其係由高度摻雜之汲極/源極區與配置於汲極區、源極區間之反向或弱摻雜通道區之間的介面形成。通道區的導電率，亦即，導電通道的驅動電流能力，由形成於通道區附近以及用薄絕緣層與其隔開的閘極電極控制。通道區在因施加適當控制電壓至閘極電極而形成導電通道時的導電率主要取決於電荷載子的移動率，以及對於在電晶體寬度方向有給定延伸部份的通道區，也取決於源極及汲極區之間的距離，它也被稱作通道長度。因此，縮短通道長度以及減少與其相關的通道電阻率為增加積體電路之操作速度的主要設計準則。
在減少場效電晶體的通道長度時，通常需要增加電容耦合的程度以便維持通道區的可控制性，這通常需要修改閘極介電材料的厚度及/或材料組成物。例如，對於約80奈米的閘極長度，高速電晶體元件可能需要厚度2奈米以下的二氧化矽基閘極介電材料，不過這可能導致由熱載子注入及電荷載子通過極薄閘極介電材料之直接穿隧(direct tunneling)造成的洩露電流增加。由於進一步減少二氧化矽基閘極介電材料的厚度可能變成與精密積體電路的熱功率要求越來越不相容。在有些方法中，短通道電晶體之通道區由連續減少閘極電極結構之關鍵尺寸造成的不良可控性已藉由適當地修改閘極介電材料的材料組成物來解決。
為此目的，已有人提出，對於有實質適當厚度的閘極介電材料，亦即導致閘極洩露電流位準可接受的厚度，用電介質常數明顯比習用二氧化矽基材料高的適當材料系統可實現所欲 高電容耦合。例如，包括鉿、鋯、鋁及其類似者的介電材料有明顯較高的電介質常數，因而被稱作高k介電材料，應理解它們是用典型測量技術測量時有10.0以上之電介質常數的材料。
雖然上述方法基本上被視為極有前途的策略供增進精密電晶體的效能，然而在通道區附近有高k介電材料可能導致電荷載子移動率明顯劣化，從而至少部份抵消用高k介電材料增加電容耦合所得到的優勢。
眾所周知，在增進精密電晶體之整體效能方面，通常也應用各種應變工程技術，因為在矽基電晶體的通道區中建立特定類型的應變可能導致電荷載子移動率的顯著增加，接著轉化成優異的電流驅動能力從而切換速度。已開發出多種策略。例如，在完成之電晶體結構上面設置高度受應力層，提供應變誘導側壁間隔體結構，把應變誘導半導體合金(例如，矽/鍺、矽/碳及其類似者)嵌入電晶體的汲極/源極區為常用的製程策略，然而在其他方法中，除了或替換地，也可使用全域受應變半導體基材。
特別是，應變誘導矽/鍺材料加入p型通道電晶體的主動區是極為有效的應變誘導機構，這在說明第1圖時會更詳細地描述。
第1圖示意圖示處於製造階段之半導體裝置100的橫截面圖，其中在待形成複數個p型通道電晶體150A、150B、150C於其中及上方的主動區102A上形成複數個閘極電極結構160A、160B、160C。應瞭解，主動區102A為矽基半導體層102之一部份，接著可形成於適當基板101(例如，矽基板及其類似者)上面。初始以連續半導體材料之形式提供的半導體層102用適當隔離結構(未 圖示，例如淺溝槽隔離)適當地橫向分成複數個主動區。如上述，電晶體150A、...、150C可為高度複雜半導體裝置，其中需要優異的效能及減少的橫向尺寸藉此可提供閘極長度有40奈米或更小的閘極電極結構160A、...、160C，這取決於整體製程及裝置要求。應瞭解，根據第1圖的剖面圖，閘極長度應被理解為形成於使電極材料163與通道區151分離之閘極介電材料161上之閘極電極材料163的水平延伸部份，通道區151接著橫向連接至汲極/源極區152。此外，閘極電極結構160A、...、160C通常包含間隔體結構165。如以上所解釋的，閘極介電材料161可包含例如形式為氧化鉿及其類似者的高k介電材料，有可能結合習知氧化矽材料、氮氧化矽材料及其類似者，然而在其他情形下，習知氧化矽基介電材料可用作閘極介電層161。如上述，當高k介電材料加入層161時，在通道區151中誘導大體減少的電荷載子移動率，接著應藉由提供附加應變誘導機構來補償甚至過度補償。
因此，裝置100包含基於提供於各個空腔103中之矽/鍺合金104的有效應變誘導機構，空腔103皆形成於橫向鄰接各個閘極電極結構160A、...、160C的主動區102A中。相較於主動區102A的矽基材，矽/鍺材料104的應變誘導效應起因於矽/鍺材料之自然晶格常數的晶格失配。亦即，在形成立方面心結晶結構時，在結晶成長以不受干擾的方式發生時，共價半徑比矽原子大的鍺原子物種產生較大的晶格常數。當形成矽/鍺晶體晶格於矽基材上，從而相較於矽/鍺合金，有減少的晶格常數，成長中的矽/鍺材料採用底下基材的晶格常數從而產生變形或受應變結晶材料，接著它與相鄰通道區151相互作用，從而在其中誘導所欲壓 縮應變。基本上，所得應變可能顯著取決於材料104與主動區102A之矽基材之間的晶格失配大小，其中通道區151中的實際應變也顯著取決於受應變矽/鍺材料的數量，亦即取決於空腔103的深度及形狀以及取決於空腔從而材料104與通道區151的鄰近度。因此，最好大體提供與通道區151有減少偏移以及有高鍺濃度的材料104以便增加晶格失配從而增加晶格變形及應變的所得程度。然而結果是，簡單地增加鍺濃度不一定導致優異的電晶體效能，因為許多其他方面對於最終所得到的電晶體特性也有顯著貢獻。
例如，可能出現晶格缺陷，特別是在矽基材與受應變半導體材料104之間的介面，其中缺陷密度可能隨著材料104的鍺濃度增加而顯著增加。此外，在進一步加工期間，矽材料與有高鍺濃度之矽/鍺材料的加工有明顯的差異也可能促進製程不均勻性，例如在形成金屬矽化物於汲極/源極區151中時，因此對於最終電晶體特性也有不良影響。
因此之故，“階化(graded)”鍺濃度經常可以用在材料104，例如藉由提供有中高鍺濃度(例如，達30原子百分比或更高)的較深部份104A，同時上半部104B可能有明顯較低的鍺濃度，例如20原子百分比或更低。用此方式，藉由提供有階化組構的矽/鍺合金104，可避免或至少顯著減少與在裝置100正面有高鍺濃度關連的許多缺點。
大體基於任何適當製程策略可製成裝置100。例如，形成主動區102A可藉由適當地製作尺寸及形成隔離結構，接著通常藉由應用精密微影、蝕刻、沉積、退火及平坦化技術來完成。之後，可調整主動區102A的基本電子特性，例如藉由應用植入製 程以及使用適當遮罩方案。之後，加工繼續形成閘極電極結構(例如，結構160A、...、160C)。為此目的，例如用沉積技術形成適當的材料，其中，如上述，可提供高k介電材料以及適當的含金屬電極材料，例如氮化鈦及其類似者，以便得到有所欲局限的敏感高k介電材料以及也提供適當的功函數。為此目的，經常需要加入額外的金屬物種(例如鋁及其類似者)於含金屬電極材料及/或介電層161中，這可藉由應用適當的熱處理及其類似者來完成。例如如果認為高k介電材料對於電荷載子移動率的負面影響不合適的話，習知氧化矽基閘極電介質的形成與多晶矽材料結合。之後，按需要沉積任何其他硬遮罩材料及頂蓋材料。接下來，應用複雜微影及蝕刻技術以便形成有所欲關鍵尺寸的閘極電極結構160A、...、160C。接下來，通常形成內襯材料(未圖示)，例如作為氮化矽材料，以便局限閘極電極結構在側壁上的任何敏感材料，接著形成間隔體結構165的一部份，在製程順序期間，它在其他裝置區中可用來當作遮罩層，其中在主動區102A中可選擇性地形成空腔103，接著選擇性地磊晶沉積材料104。為此目的，應用公認有效的加工技術用以形成空腔103，接著是用以形成材料104A、104B的選擇性沉積順序。在製程參數之選擇與公認有效之製程處方一致的環境中執行選擇性磊晶成長以便實現沉積矽/鍺材料於暴露結晶矽表面區上，同時抑制有明顯的材料沉積於介電表面區上，例如形成於閘極電極結構(未圖示)上的任何頂蓋層，間隔體結構165及隔離區(未圖示)。適當地調整製程參數(例如，含鍺前驅物氣體的氣體流率)以便得到所欲階化鍺濃度，如上述。經常空腔103基於非等向性蝕刻技術在主動區102A中形成為盒狀 凹處。就此情形而言，會形成相對陡峭的側壁，而可能與空腔103的底面有不同的結晶面取向。在習知加工技術中，選擇性磊晶成長製程的製程參數經選定成可得到有顯著的由下向上之填充行為，其中底面用作模版表面用以相較於實現於空腔103側壁上之橫向成長速率可提供增加的沉積速率。以此方式，可形成應變誘導材料104A以便在整個空腔103上可延伸到實質相同的高度，隨後可形成有減少鍺含量的材料104B以便完全填充各個空腔103，其中，若需要，可形成鍺濃度減少之有多餘數量的矽/鍺材料。若認為對於得到汲極/源極區152之所欲橫向及垂直分布是適當的話，在磊晶成長材料104或其他期間，可加入摻雜物種。此外，如有必要，附加摻雜物可基於適當的植入製程加入以便建立複雜的摻雜物分布。之後，可完成間隔體結構165，以及如有必要，使用其他的植入製程用以根據整體裝置要求來加入其他摻雜物種。接下來，可實施高溫製程以便活化摻雜物以及減少植入所誘導的晶格損傷。
結果，上述應變誘導機構基於階化應變誘導半導體材料104，其係包含鍺濃度增加的材料104A與鍺濃度減少的材料104B，使得可有效地補償或甚至過度補償高k介電材料對於通道區151中之電荷載子移動率的任何負面影響，同時在其他情形下，可顯著增進包含習知閘極電極結構之電晶體的效能。另一方面，進一步減少整體裝置尺寸的結果是，觀察到效能增益的增量小於預期，這在包含高k介電材料之精密閘極電極結構的情形下尤為如此。不過，也在應用用以形成精密閘極電極結構的實質習知方法時，所得效能增益明顯比通常所預期還少，從而致使這種 製程策略對於要求電晶體有40奈米及更小之關鍵閘極長度的未來裝置世代比較沒有吸引力。
鑑於上述情況，本揭示內容係有關於數種製造技術及半導體裝置，其中基於嵌入應變誘導半導體材料可形成精密電晶體同時避免或至少減少上述問題中之一或更多的影響。
本揭示內容大體提供數種半導體裝置及製造技術，其中可形成有適當階化或變動濃度分布的嵌入應變誘導半導體材料(例如，矽/鍺合金、矽/碳混合物及其類似者)。為此目的，已經認識到，由應變誘導半導體材料及毗鄰通道區形成的轉變區對整體電晶體效能有顯著影響。特別是，當應變誘導半導體材料中使用階化分布時，例如提供有適當表面特性的應變誘導半導體材料以考慮到進一步的加工，高度受應變半導體材料沿著初始空腔之相對陡峭側壁有平滑的變動數量可導致整體應變增加從而有優異的電晶體效能。以此方式，可沿著空腔側壁提供達所欲高度的高度受應變半導體材料，同時仍避免不適當的晶格缺陷，例如由通道區與應變誘導半導體材料之轉變劣化引起的差排及其類似者。另一方面，在汲極/源極區的表面可實現有所欲減少濃度的應變誘導原子物種。
揭示於本文的一個示範方法包括：在半導體裝置的主動區中形成第一空腔，其中該第一空腔橫向鄰接電晶體的閘極電極結構以及有由該主動區之半導體基材形成的第一側壁面與底面。該方法更包括：藉由在該第一空腔中形成第一應變誘導半導體材料來形成尺寸減少的第二空腔以便覆蓋該底面及該等第一側 壁面，其中尺寸減少的該第二空腔有由該第一應變誘導半導體材料形成的第二側壁面，其斜率小於由該半導體基材形成的該第一空腔之該等第一側壁面的斜率。此外，該方法包括：在尺寸減少的該第二空腔中形成第二應變誘導半導體材料以便用應變誘導材料填充尺寸減少的該第二空腔，其中該第二應變誘導半導體材料至少有一個材料參數與該第一應變誘導半導體材料不同。另外，該方法包括：至少在該第一及該第二應變誘導半導體材料的一部份中形成汲極/源極區。
揭示於本文的另一示範方法包括：在半導體裝置之主動區的結晶半導體基材上方形成閘極電極結構。另外，該方法包括：在該閘極電極結構存在下，在該主動區中形成空腔。此外，該方法包括：以由該空腔側壁之底端至頂端變動以致於該空腔之頂端為最低的橫向成長速率，在該空腔的暴露表面區上形成第一結晶半導體材料，其中該第一結晶半導體材料對於該半導體基材有第一晶格失配。此外，該方法包括：在該第一結晶半導體材料上方形成第二結晶半導體材料，其中該第二結晶半導體材料對於該半導體基材有第二晶格失配，以及其中該第二晶格失配小於該第一晶格失配。
揭示於本文之一個示範半導體裝置包含形成於電晶體之主動區中的汲極區及源極區。該半導體裝置更包括橫向設於該汲極區與該源極區之間的通道區，其中該通道區包含半導體基材。此外，該半導體裝置包含形成於該通道區上的閘極電極結構。另外，該半導體裝置包含形成於該主動區中以及與該半導體基材形成第一側部介面的第一應變誘導半導體材料。另外，該半導體 裝置包含形成於該主動區中以便與該第一應變誘導半導體材料接觸以及與該第一應變誘導半導體材料形成第二側部介面的第二應變誘導半導體材料，其中該第二側部介面的斜率小於該第一側部介面的斜率。
100‧‧‧半導體裝置
101‧‧‧適當基板
102‧‧‧矽基半導體層
102A‧‧‧主動區
103‧‧‧空腔
104‧‧‧矽/鍺合金
104A‧‧‧較深部份
104B‧‧‧上半部
150A至150C‧‧‧p型通道電晶體
151‧‧‧通道區
152‧‧‧汲極/源極區
160A至160C‧‧‧閘極電極結構
161‧‧‧閘極介電材料
163‧‧‧閘極電極材料
165‧‧‧間隔體結構
200‧‧‧半導體裝置
201‧‧‧基板
202‧‧‧半導體層
202A‧‧‧單一主動區
202B‧‧‧主動區
203‧‧‧空腔
203A‧‧‧第二空腔
203B‧‧‧底面
203S‧‧‧側壁面
204‧‧‧材料
204A、204B‧‧‧應變誘導半導體材料
204S‧‧‧介面
205‧‧‧區域
210‧‧‧第一磊晶成長步驟
210B‧‧‧另一選擇性沉積環境
250A、250B‧‧‧電晶體
251‧‧‧通道區
251A‧‧‧臨界電壓調整用半導體材料
252‧‧‧汲極/源極區
260、260A、260B‧‧‧閘極電極結構
260H‧‧‧高度方向
261‧‧‧閘極介電層
261A‧‧‧習知氧化矽基介電材料
261B‧‧‧高k介電材料
262‧‧‧含金屬電極材料
263‧‧‧電極材料
264‧‧‧頂蓋層或頂蓋層系統
265‧‧‧間隔體結構
265A‧‧‧間隔體
270‧‧‧裝置
本揭示內容的各種具體實施例皆定義於隨附申請專利範圍中，閱讀以下參考附圖的詳細說明可更加明白該等具體實施例。
第1圖的橫截面圖示意圖示包含基於習知製程策略形成之階化應變誘導半導體材料的半導體裝置；第2a圖至第2e圖的橫截面圖根據示範具體實施例示意圖示當基於相對於通道區有平滑角度可形成嵌入應變誘導半導體材料時在不同製造階段的半導體裝置；以及第2f圖與第2g圖的橫截面圖根據其他示範具體實施例示意圖示在不同製造階段的半導體裝置，其中在主動區中另外設有臨界電壓調整用半導體材料。
儘管用如以下詳細說明及附圖所圖解說明的具體實施例來描述本揭示內容，然而應瞭解，以下詳細說明及附圖並非旨在限定本揭示內容為所揭示之特定示範具體實施例，而是所描述的具體實施例只是用來舉例說明本揭示內容的各種態樣，本發明的範疇係由隨附的申請專利範圍定義。
本揭示內容提供數種半導體裝置及製造技術，其中可提供嵌入應變誘導半導體材料，例如矽/鍺合金、矽/碳合金及其 類似者，其係具有應變誘導原子物種的階化濃度分布，亦即共價半徑與對應主動區半導體基材之原子物種不同的原子物種，此係藉由實現有高濃度之應變誘導原子物種的應變誘導半導體材料，藉此得到高度受應變半導體材料對於毗鄰通道區有平滑轉變的材料數量。亦即，儘管沿著高度受應變半導體材料與通道區之間的介面形成高度受應變半導體材料，高度受應變半導體材料在主動區上半部的數量明顯少於下側伏臥區(lower lying region)。實現此項可藉由提供應變誘導材料中有應變誘導原子物種濃度減少的部份，使得有不同濃度之應變誘導材料的介面與由高度受應變半導體材料與通道區形成之介面相比有減少的斜率。結果，在有應變減少的應變誘導半導體材料與通道區之間沿著深度方向可提供有實質楔形部份的高度受應變半導體材料，從而提供優異的整體應變條件以及減少晶格缺陷，傳統上這可能導致所得應變的明顯鬆弛。
以此方式，基於公認有效之應變誘導機構，藉由適當地修改選擇性磊晶成長製程的製程參數以便形成符合上述幾何組構的階化應變誘導半導體材料，可增進有40奈米及明顯更小之減少閘極長度的電晶體之效能。為此目的，可應用公認有效的選擇性磊晶成長技術，其中特別是，在形成應變誘導半導體材料的第一部份時，可適當地改變橫向成長速率以便在形成於主動區中之空腔的側壁區實現所欲變動涵蓋範圍(desired varying coverage)。眾所周知，基於複數個製程參數可控制選擇性磊晶成長製程的沉積速率，例如溫度、壓力、前驅物材料的氣體流率、反應性氣體的氣體流率，這可能造成在沉積製程期間有某一蝕刻 活性，及其類似者。例如，以此方式，可實現晶體非等向性沉積行為，其中沉積速率強烈取決於與沉積環境接觸的晶面。例如，藉由適當地調整一個或多個上述製程參數，可有效地抑制或減少沉積於特定晶面上的半導體材料，從而可以高度的彈性調整在有底面及相對陡峭側壁面之空腔中實現保形性的程度。結果，藉由確定適當的製程參數，可高度精確地調整側壁區在沉積應變誘導半導體材料於有明確幾何之初始空腔中時的斜率，從而使得在電晶體之通道區中連接至相鄰半導體基材的高度受應變半導體材料有所欲平滑轉變成為有可能。
在此方面，應變誘導半導體材料應被理解為半導體材料，它大體有與受考量主動區之半導體基材之自然晶格常數不同的任何自然晶格常數。階化應變誘導半導體材料應被理解為以下材料：在半導體材料之一部份的晶格失配與在相鄰部份的晶格失配不同，相較於半導體基材之支配原子物種的共價半徑，這通常藉由改變有增加或減少之共價半徑的一個原子物種之濃度來實現。
此時參考第2a圖至第2g圖，更詳細地描述其他的示範具體實施例，其中如有必要也參考第1圖及對應說明。
第2a圖的橫截面圖示意圖示包含基板201(例如，半導體材料及其類似者)的半導體裝置200，其上可形成在此也被稱作半導體基材的半導體層202，例如矽材料、矽/鍺材料及其類似者。應瞭解，半導體層202可直接連接至基板201的結晶半導體材料，從而形成塊體組構。在其他情形下，在半導體層202下面可形成埋藏絕緣層(未圖示)，從而提供SOI(絕緣體上半導體或矽) 架構。半導體層202可包含複數個主動區，大體應被理解為在待形成之一個或多個電晶體之中及上面的半導體區域。為了便於說明，圖示可橫向以適當隔離結構(未圖示)為界的單一主動區202A。因此，主動區202A包含有任何適當組構的半導體基材202，其中，在有些示範具體實施例中，基材202可為可包含有一定程度之摻雜物種及其類似者的矽材料。就此情形而言，矽物種的濃度可為99原子百分比或更高，而在其他示範具體實施例中，可使用不同的矽濃度，如果認為這對於待形成於主動區202A中及上面之電晶體的特性適當的話。此外，閘極電極結構260A、260B可形成於主動區202A的各個部份上以及可具有任何適當組構，例如包含閘極介電層261、電極材料263(例如，非晶矽、多晶矽及其類似者)以及頂蓋層或頂蓋層系統264。此外，可提供間隔體265A以便保護任何敏感閘極材料以及定義空腔203相對於通道區251的所欲橫向偏移。
基於任何適當製程策略可形成如第2a圖所示的半導體裝置200，也如以上在說明半導體裝置100時所述。亦即，在形成任何隔離結構(未圖示)及調整主動區202A的基本特性後，如上述，藉由提供材料261、263、264以及隨後可圖案化所得到的層堆疊，可形成閘極電極結構260A、260B。之後，可形成間隔體結構265A，在有些示範具體實施例中，它可為在後續製造階段可能必須移除的“用完即棄型”間隔體元件。更應瞭解，若在此製造階段要避免形成空腔203及應變誘導半導體材料時，可用遮罩層覆蓋其他的裝置區。
之後，藉由應用任何適當蝕刻技術可形成空腔203， 例如電漿增強蝕刻處方、濕化學蝕刻化學或彼等之任何組合，其中在圖示具體實施例中，提供空腔203作為有底面203B及相對陡峭側壁面203S的實質盒狀凹處。因此，空腔203的幾何用相對小的斜率，這用相對於高度方向260H的角度β表示，高度方向260H可視為任何適當參考平面(例如，基板201與半導體基材202所形成的介面)的法線。在製備用於選擇性磊晶成長製程的裝置200後，基於第一磊晶成長步驟210可形成應變誘導半導體材料204A的第一部份，其中選定適當的製程參數以便用作為成長平面的底面203B得到所欲垂直成長速率，同時在側壁面203S上也可得到一定的橫向成長以便在側壁面203S上得到有變動厚度的材料204A。如前述，可基於製程參數執行選擇性磊晶成長製程210，製程參數容易由習知成長處方開始以及改變一個或多個製程參數(例如溫度、壓力及其類似者)來決定，以便得到所欲變動橫向成長速率以造成由沉積於側壁面203S上之材料204A形成的角度α明顯增加。通常，底面203B可為一種晶面，例如(100)平面，同時非常陡峭的側壁面203S可為另一種晶面，例如(110)平面。因此，在形成材料204A時可能利用這種差異，其中，與習知方法相反，在側壁面203S上可誘導明顯較高的沉積速率，不過，有高度非保形的沉積行為，以便實現楔形幾何。
第2b圖示意圖示處於更進一步製造階段的裝置200，亦即，在形成有所欲內部應變位準的應變誘導半導體材料204A之後。例如，可形成材料204A以便得到相對於基材202的所欲高晶格失配，如上述，例如藉由提供相對高鍺濃度，應提供矽/鍺混合物以便產生壓縮應變。在其他情形下，任何其他適當原 子物種，例如錫，可用來得到壓縮應變，其中在沉積製程期間藉由調整前驅物氣體流率可輕易地調整適當的濃度，如上述。在其他情形下，如果要在主動區202A中誘導拉伸應變，可加入碳或磷，如果半導體基材202實質由矽構成的話。因此，在完成選擇性磊晶成長製程210(第2a圖)時，用材料204A形成尺寸減少的第二空腔，以203A表示，其中有減少尺寸之空腔203A的側壁與初始側壁面203S相比有顯著減少的斜率。結果，角度α明顯大於角度β，從而在側壁表面203S形成有變動數量的材料204A，其中對應數量隨著空腔203深度增加而增加。 第2c圖示意圖示處於更進一步製造階段的裝置200，其中裝置200暴露於另一選擇性沉積環境210B，其中至少在空腔203A中可形成應變誘導半導體材料的第二部份，以204B表示。為此目的，可執行基於公認有效之選擇性磊晶成長處方的沉積製程210B以便完全填充初始空腔203甚至過度填充該等空腔，如果進一步加工需要多餘材料的話。如上述，材料組成物204B可與材料204A的材料組成物不同以便得到大體階化的應變誘導半導體材料，它們可共同被稱為材料204。因此，材料204B的晶格失配可與材料204A的晶格失配不同以及旨在通道區251中誘導所欲類型的應變，為範圍比材料204A小的方法。
例如，當以矽/鍺材料的形式提供時，材料204A可具有25至30原子百分比的鍺濃度甚至更高，同時材料204B可具有約20原子百分比或更低的鍺濃度。不過，應瞭解，這些百分比只是範例以及可使用任何其他材料組成物以便形成作為階化應變誘導半導體材料的材料204。例如，甚至可提供對於基材202實質 無晶格失配的材料作為材料204B的上半部。此外，可提供材料204A、204B作為有不同組成物的材料，如果認為適當的話。例如，可提供形式為習知矽/鍺材料的部份204A，同時可提供作為矽/錫材料的部份204B，其中相對低的錫濃度可提供一定程度的晶格失配，不過，相較於相對純的矽基材，不會不當地偏移其他的材料特性。同樣，如果要在主動區202A的矽基半導體材料中誘導壓縮應變的話，基於有5至15原子百分比之中高濃度的錫，可提供部份204A。
不論部份204A、204B的特定材料組成物為何，可提供相對於半導體基材有中高斜率(以S1表示)的部份204A，其係由材料204A與主動區202A之基材之間的介面定義，其中為了便於說明，此介面也用元件符號203S表示。另一方面，由部份204B及204A形成的介面204S可有明顯減少的斜率，以S2表示，從而形成材料204A橫向連接至通道區251的楔形部份。例如，在示範具體實施例中，斜率S1及S2的角度差為偏移度數或更大。以此方式，設於介面203S之高度受應變材料204A的數量在深度方向平滑地增加，從而提供進入通道區251的有效應變轉移，不過，不會不當地導致晶格缺陷。
第2d圖示意圖示處於更進一步製造階段的裝置200。如圖示，裝置200包含各自含有閘極電極結構260A及260B的電晶體250A及電晶體250B。在此製造階段中，閘極電極結構260A、260B按需要可包含間隔體結構265用以適當地在主動區202A中形成汲極/源極區252。基於任何適當製程策略，可形成電晶體250A、250B，由如第2c圖所示的組構開始，也以上如在說 明習知裝置100時所例舉的。
結果，在區域205中，可實現應變誘導效應由材料204進入通道區251的所欲平滑轉變，同時，因為在階化應變誘導半導體材料204中提供優異的幾何組構，也可顯著減少任何應變鬆弛缺陷，例如差排及其類似者，如以上在說明第2c圖時所述。
第2e圖示意圖示第2d圖中之區域205的放大視圖。如圖示，材料204A在介面203S的上區形成楔形材料部份以便提供優異的應變轉移效率。為此目的，斜率S2明顯小於斜率S1，如角度γ所示，其中應瞭解，斜率S1及S2的取得是相對於法線或高度方向260H。如上述，在有些示範具體實施例中，角度γ為15度或更大。
基於具有應變誘導材料之組構的p型通道電晶體(如以上在說明第2a圖至第2e圖所述)經測量似乎顯示通道區251的所得應變位準比基於習知策略所形成的p型通道電晶體(如以上在說明裝置100時所述)高出數個百分比。此外，由於有優異的應變條件，當考慮到驅動電流與閘極洩露電流的時候，測量也似乎顯示對應p型通道電晶體的整體效能增加約百分之2至5。
第2f圖示意圖示裝置200的橫截面圖，在具體實施例中，其中基於高k介電材料，可在主動區202B上提供閘極電極結構260。如上述，在此情形下，由於有高k介電材料，在通道區251中可觀察到大體減少的電荷載子移動率。再者，就此情形而言，可應用上述原理以便得到優異的裝置效能，因為在此情形下，在通道區251中也可實現優異的應變條件。
如圖示，通常閘極電極結構260可包含高k介電材 料261B，有可能結合習知氧化矽基介電材料261A，其中可用含金屬電極材料262(例如，氮化鈦及其類似者)覆蓋該等材料，其中功函數調整用金屬物種(例如，鋁)也可加入層262及/或層261B。此外，可提供間隔體265A以便可靠地橫向圍封敏感的閘極材料261A、261B及262。此外，可能經常要在通道區251中提供額外的半導體材料251A以便建立所欲帶隙偏移(band gap offset)，如在實現不同類型電晶體之適當臨界電壓時要求的。例如，可能經常在p型通道電晶體中提供形式為矽/鍺合金及鍺濃度有20至30原子百分比的材料251A。
基於公認有效的加工技術可形成裝置270，其中在形成閘極電極結構260之前，在主動區202B中可選擇性地形成材料251A，這可基於公認有效的選擇性磊晶成長技術來實現。之後，可形成閘極電極結構260，在此可能需要實施額外的沉積及圖案化步驟以便提供材料261A、261B及262。之後，基於蝕刻策略可形成空腔203，如上述。
第2g圖的橫截面圖示意圖示處於更進一步製造階段的裝置200，其中可以幾何組構提供應變誘導材料204A、204B，如上述，這可用上述製程策略實現。結果，在通道區251中提供之所欲高應變的材料204A(包括臨界電壓調整用半導體材料251A)可平滑地連接至通道區251，如上述。應瞭解，基本上材料組成物與主動區202B之半導體基材不同的材料251A對於應變條件也有顯著的影響，因為某一晶格失配與對應晶格缺陷，通常這與通道區251中有材料251A關連。特別是，當在小區域內必須提供有不同晶格失配之材料時，可能出現對應晶格缺陷，例如在 提供與臨界電壓調整用材料251A結合的階化應變誘導半導體材料時。例如，由於有對應晶格缺陷，在已受益於材料251A及如裝置100所示之階化應變誘導半導體材料的習知精密電晶體中，經常可觀察到在濕化學蝕刻及清潔製程期間通道區251中之半導體材料的蝕刻電阻率減少。
藉由使用有楔形部份連接至通道區251從而也連接至臨界電壓調整用半導體材料251A的材料204A，相較於習知裝置組構，可顯著減少通道區251中的缺陷率。例如，當以矽/鍺合金的形式提供時，材料204A的鍺濃度可與材料251A的相似，從而也有助於優異的應變條件及減少的晶格缺陷。此外，對於包含基於高k介電材料261B及臨界電壓調整用半導體材料251A之閘極電極結構260的裝置270之裝置組構，也可實現應變進入通道區251的訊號轉移。
結果，本揭示內容提供數種製造技術及半導體裝置，其中係基於有至少兩個應變誘導效應不同區域的嵌入應變誘導半導體材料(在此被稱為階化應變誘導半導體材料)來實現有效應變誘導機構。與習知方法相反，可提供相對於半導體基材而晶格失配減少的材料部份，其中有一側面階段的斜率減少，相較於該部份向著晶格失配增加的側面階段。以此方式，楔形應變誘導材料提供進入毗鄰通道區的小應變轉移而不會不當地促成晶格缺陷。相較於公認有效之習知製程策略，基於選擇性磊晶成長製程，藉由適當地調整製程參數，可得到階化應變誘導半導體材料的優異架構而不會促成額外的製程複雜性。
熟諳此藝者基於本說明可明白本揭示內容的其他修 改及變體。因此，本說明應被視為僅供圖解說明而且目的是用來教導熟諳此藝者實施本揭示內容的一般方式。應瞭解，應將圖示及描述於本文的形式應視為目前為較佳的具體實施例。
200‧‧‧半導體裝置
202B‧‧‧主動區
204A、204B‧‧‧應變誘導半導體材料
251‧‧‧通道區
251A‧‧‧臨界電壓調整用半導體材料
260‧‧‧閘極電極結構
261A‧‧‧習知氧化矽基介電材料
261B‧‧‧高k介電材料
262‧‧‧含金屬電極材料
263‧‧‧電極材料
265A‧‧‧間隔體

Claims (19)

  1. 一種製造半導體裝置之方法，係包括：在半導體裝置的主動區中形成第一空腔，該第一空腔橫向鄰接電晶體之閘極電極結構以及具有由該主動區之半導體基材形成的第一側壁面及底面；藉由在該第一空腔中形成第一應變誘導半導體材料而形成尺寸減少的第二空腔，以便覆蓋該底面及該等第一側壁面，該第一應變誘導半導體材料對於該半導體基材具有第一晶格失配，尺寸減少的該第二空腔具有由該第一應變誘導半導體材料形成的第二側壁面，以及該等第二側壁面的斜率小於由該半導體基材形成的該第一空腔之該等第一側壁面的斜率；在尺寸減少的該第二空腔中形成第二應變誘導半導體材料，以便以應變誘導材料填充尺寸減少的該第二空腔，該第二應變誘導半導體材料對於該半導體基材具有第二晶格失配，該第二晶格失配小於該第一晶格失配；以及至少在該第一及該第二應變誘導半導體材料的一部份中形成汲極和源極區。
  2. 如申請專利範圍第1項所述之方法，其中，該第一應變誘導半導體材料包含濃度有25原子百分比或更高之鍺。
  3. 如申請專利範圍第2項所述之方法，其中，該第二應變誘導半導體材料包含濃度有20原子百分比或更低之鍺。
  4. 如申請專利範圍第1項所述之方法，其中，形成該第一應變誘導半導體材料包括：執行第一磊晶成長步驟，其係基於經選定的製程參數集，以在該等第一側壁面及該底面上引發材料成 長。
  5. 如申請專利範圍第4項所述之方法，其中，形成該第二應變誘導半導體材料包括：執行第二磊晶成長步驟，其係藉由改變該製程參數集中影響該第二應變誘導半導體材料之材料組成物的至少一個參數之數值。
  6. 如申請專利範圍第1項所述之方法，更包括：在形成該空腔之前，形成臨界電壓調整用半導體材料於該半導體基材上。
  7. 如申請專利範圍第6項所述之方法，其中，該臨界電壓調整用半導體材料包含濃度有20原子百分比或更高之鍺。
  8. 如申請專利範圍第6項所述之方法，其中，形成該第一應變誘導半導體材料包括：形成該第一應變誘導半導體材料，以便橫向連接至該臨界電壓調整用半導體材料。
  9. 一種製造半導體裝置之方法，係包括：在半導體裝置之主動區的結晶半導體基材上方形成閘極電極結構；在該閘極電極結構存在下，在該主動區中形成空腔；以由該空腔之側壁之底端至頂端變動以致在該空腔之該頂端為最低的橫向成長速率，在該空腔的暴露表面區上形成第一結晶半導體材料，該第一結晶半導體材料對於該半導體基材具有第一晶格失配；以及在該第一結晶半導體材料上方形成第二結晶半導體材料，該第二結晶半導體材料對於該半導體基材具有第二晶格失配，該第二晶格失配小於該第一晶格失配。
  10. 如申請專利範圍第9項所述之方法，更包括：決定選擇性磊晶 成長製程中實質影響該變動橫向成長速率的至少一個製程參數，以及使用該至少一個經決定之製程參數調整該第一結晶半導體材料的側壁斜率。
  11. 如申請專利範圍第9項所述之方法，其中，形成該空腔包括：形成該空腔的側壁，以便至少在相對於該閘極電極結構之高度方向的中央區中具有5度或更小的斜率。
  12. 如申請專利範圍第9項所述之方法，其中，形成該第一及第二結晶半導體材料包括：形成材料，以便在該主動區之通道區中誘導壓縮應變。
  13. 如申請專利範圍第9項所述之方法，其中，形成該第一及第二結晶半導體材料包括：形成材料，以便在該主動區之通道區中誘導拉伸應變。
  14. 如申請專利範圍第12項所述之方法，其中，該第一及第二結晶半導體材料經形成，以含有鍺與錫中之至少一者。
  15. 如申請專利範圍第13項所述之方法，其中，該第一及該第二結晶半導體材料經形成，以含有碳與磷中之至少一者。
  16. 如申請專利範圍第9項所述之方法，更包括：在形成該閘極電極結構之前，形成臨界電壓調整用半導體材料於該半導體基材上。
  17. 如申請專利範圍第16項所述之方法，其中，該第一結晶半導體材料經形成，以便橫向連接至該臨界電壓調整用半導體材料。
  18. 一種半導體裝置，係包含：形成於電晶體之主動區中的汲極區及源極區； 橫向設於該汲極區與該源極區之間的通道區，該通道區包含半導體基材；形成於該通道區上的閘極電極結構；形成於該主動區中對於該半導體基材具有第一晶格失配的第一應變誘導半導體材料，該第一應變誘導半導體材料與該半導體基材形成第一側部介面；以及對於該半導體基材具有第二晶格失配之第二應變誘導半導體材料，係形成於該主動區中，以便與該第一應變誘導半導體材料接觸以及與該第一應變誘導半導體材料形成第二側部介面，該第二側部介面的斜率小於該第一側部介面的斜率，該第二晶格失配小於該第一晶格失配。
  19. 如申請專利範圍第18項所述之半導體裝置，其中，該第一側部介面之斜率與該第二側部介面之斜率間的角度差有15度或更多。
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