TWI424566B - 具有增加之臨限穩定性而沒有驅動電流降級之電晶體裝置及其製造方法 - Google Patents

具有增加之臨限穩定性而沒有驅動電流降級之電晶體裝置及其製造方法 Download PDF

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Description

具有增加之臨限穩定性而沒有驅動電流降級之電晶體裝置及其製造方法
一般而言，本發明係關於積體電路之形成，且尤有關於包括藉由環狀區域(halo region)形成之增強摻質分佈(enhanced dopant profile)之半導體區域的形成。
積體電路之製造需要根據特定之電路佈局於給定之晶片面積上形成大量的電路元件。就此目的而言，具有或不具有額外的摻質材料之實質上結晶(crystalline)的半導體區域係定義於特定之基板位置以作用為“主動(active)”區域，也就是說，至少暫時地作用為導電區域。一般而言，目前實行有複數種製程技術，其中就複雜電路而言(例如微處理器、儲存晶片等等)，因為鑒於操作速度及/或電力消耗及/或成本效益的優異特性，MOS技術係目前最有可為之其中一種方法。在利用例如MOS技術製造複雜的積體電路期間，數百萬個電晶體(例如N通道的電晶體及/或P通道的電晶體)係形成於包括結晶半導體層之基板上。電晶體(不論其為N通道電晶體或P通道電晶體或任何其他考慮到的電晶體架構)包含重濃度摻雜區域(highly doped region)(例如汲極與源極區域)之介面所形成之所謂的PN接面(PN junction)，鄰接於該重濃度摻雜區域設有輕濃度摻雜(slightly doped)或無摻雜區域(例如通道區域)。
在場效電晶體之情況中，通道區域之導電率(conductivity)(亦即導電通道之驅動電流能力)係由閘極電極所控制，該閘極電極為鄰接於該通道區域而形成並藉由薄絕緣層與該通道區域分隔。於形成導電通道後，由於對閘極電極施加適當的控制電壓，該通道區域之導電率係視摻質濃度、電荷載子之移動率、以及(對該通道區域在電晶體寬度方向上的特定延伸而言)源極與汲極區域間之距離(亦稱為通道長度)而定。因此，於施加控制電壓至閘極電極後，結合於絕緣層下方快速產生導電通道的能力，通道區域之導電率實質上會影響MOS電晶體的效能。因此，當產生通道之速度(視閘極電極之導電率而定)和該通道之電阻係數(resistivity)實質上確定了電晶體的特性時，通道長度的尺寸縮放(scaling)(以及與其相關聯之通道電阻係數的降低與閘極電阻係數的增加)使該通道長度成為主要的設計標準用來實現積體電路之操作速度的增加。
然而，電晶體尺寸的持續縮減承受著複數個與其相關聯而必須解決的問題，使得不會過度地抵銷藉由穩定地減小、電晶體尺寸所獲得的優點。在此方面的一個主要問題係增強光微影(enhanced photolithography)之顯影(development)與蝕刻策略，用以為新裝置世代可靠且可再生地產生關鍵尺寸(critical dimension)之電路元件(例如電晶體的閘極電極)。而且，在垂直方向以及側向(lateral)方向上，汲極與源極區域需要高度精密的摻質分佈以提供結合所希望之通道可控性之低的薄片(sheet)和接觸電阻係數。
然而，閘極長度之縮減係與個別通道之降低的可控性相關聯，因而需要明顯的側向摻質分佈及摻質梯度(dopant gradient)(至少在PN接面之鄰近處)。因此，所謂的環狀區域通常由離子植入(ion implantation)所形成，用以引入導電率類型為對應於剩餘之通道及半導體區域之導電率類型的摻質種類，以利於在形成個別延伸及深汲極與源極區域後“增強”所產生之PN接面。在此方式中，電晶體之臨限電壓(代表在通道區域中形成導電通道的電壓)明顯地確定了通道之可控性，其中對於縮減的閘極長度可觀察該臨限電壓之明顯變化。因此，藉由提供適當的環狀植入區域，可以增強通道之可控性，因而也縮小了臨限電壓之變化(亦稱為臨限下降(threshold roll off))，並且也縮小了閘極長度變化之電晶體效能的明顯變化。然而，因為閘極長度的持續縮減，藉由環狀植入對臨限變化的有效補償可產生明顯程度的個別延伸區域之反向摻雜(counter－doping)，尤其在非常淺並需要高度摻雜環狀植入時，其可更有效地縮減相較於較深之環狀植入的臨限變化，可對其提供減少的摻質濃度尚且提供較不有效的補償機制。結果，藉由縮小閘極絕緣層之厚度而可增強通道可控性，然而，其也許受到增加的靜態漏電流(static leakage current)及廣為接受的絕緣材料(例如二氧化矽)之物理限制情況所限制。
參照第1a圖至第1c圖，將更詳細敘述牽涉習知之電晶體裝置之形成的問題。第1a圖以剖面圖示意地說明可接收淺環狀植入的第一電晶體元件100S，以及用於接收適度深之植入的第二電晶體元件100D。第一與第二電晶體100S、100D可包含形成於通道區域103之上之個別的閘極電極104，該通道區域103設置於半導體材料102(例如矽層)中，而該半導體材料102依序形成於基板101之上。閘極電極104(可已於其側壁上形成有間隔件元件(spacer element)107)藉由閘極絕緣層105而與通道區域103分隔。關於目前為止所敘述之組件，可假設電晶體100S、100D可具有實質上相同之配置。此外，電晶體100S可受到離子植入製程108S用於在半導體層102中形成可被視為淺環狀區域之個別的環狀區域106S，該等淺環狀區域在裝置100S之操作期間於增強通道形成於通道區域103中之可控性可以是高效率的。因此，係以適當的製程參數(例如植入劑量、能量、以及(如圖示)相對於實質上垂直於層102之方向之傾斜角度)執行植入製程108S，以利於在由閘極電極104與間隔件107所定義之結構下方獲得延伸至某種程度的植入區域106S，其中該間隔件107作用為植入遮罩(implantation mask)。然而，應注意的是，需要適度高的植入劑量以及因此在淺區域106S中之摻質濃度，以提供有效的補償機制用於減小短通道效應(short channel effect)(例如減小的臨限下降)，用以獲得增強之通道可控性。另一方面，第二電晶體100D受到被指定以提供較低之摻質濃度的環狀植入108D，因而需要明顯較大的深度以利於提供相對於臨限變化適度高的補償效果。應了解的是，閘極絕緣層105之厚度可典型地從1至3奈米(nm)的範圍並且可基於常用材料(例如二氧化矽、氮化矽(silicon nitride)等等)而不明顯地縮小。基於已建立完備之技術可形成電晶體100S、100D，該等技術包括用於該等電晶體兩者除了環狀植入108S、108D外之實質上相同之技術。
第1b圖示意地顯示在最終製造階段的電晶體100S、100D。電晶體100S、100D兩者可包含適當的側壁間隔件結構111，該側壁間隔件結構111可包含複數個個別的間隔件元件及適當的襯裡(liner)材料，視製程及裝置需求而定。此外，連接至個別之延伸區域109的汲極和源極區域110可形成於鄰接於通道區域103之半導體層102內，其中該等延伸區域109相對於環狀區域106S或106D可形成PN接面，如前所說明者。此外，金屬矽化物(silicide)區域112可形成於汲極和源極區域110以及閘極電極104內，以降低用於連接至該閘極電極104以及該汲極和源極區域110的串聯電阻。
典型地，可藉由執行用於形成延伸區域109之適當之植入製程而形成電晶體100S、100D，可能藉由設置適當的間隔件元件(未圖示)或以間隔件107為基礎，視製程及裝置需求而定。之後，可基於廣為接受之技術形成間隔件結構111，該等技術包括適當材料(例如氮化矽)之沉積以及後續之非等向性(anisotropic)蝕刻製程。之後，可執行進一步的植入製程以引入摻質材料用於形成深汲極和源極區域110。應注意的是，在形成延伸區域109以及汲極和源極區域110之前，可也已執行或間歇地已執行其他的植入製程以及用於活化(activate)個別摻質材料之任何中間退火製程(intermediate anneal process)。在完成個別的植入及退火製程後，因而形成在延伸區域109與環狀區域106S或106D之間之PN接面，可基於任何適當之製程技術(例如牽涉任何適當的耐火金屬(refractory metal)(例如鈷(cobalt)、鈦(titanium)、鎳(nickel)、鉑(platinum)或其組合物)之沉積)形成金屬矽化物區域112，並以後續之熱處理用於形成個別的金屬矽化物。
第1c圖示意地說明相對於臨限電壓之變化具有對其他情況有相同配置之閘極長度(亦即，在第1a圖及第1b圖中閘極電極104之水平尺寸)之電晶體100S、100D的特性，其中(如前所述)淺環狀植入區域(例如區域106S)可對減少之閘極長度提供縮小的臨限電壓變化，如第1c圖中曲線A所指示者。另一方面，對其他情況有相同之電晶體配置而言，適度深的環狀植入區域(例如區域106D)可產生顯著的臨限下降，因而使得此種類型的電晶體較不適合用於精密的應用。雖然鑒於其關於臨限下降之特性對電晶體100S可以是有利的，然而，在區域106S中之適度高的摻質濃度對該電晶體100S之整體串聯電阻具有顯著的影響，因而明顯地降低其電流驅動能力。也就是說，由於在環狀植入區域106S中之適度高的摻質濃度，在延伸區域109中提供了高度的反向摻雜，因而降低該延伸區域109的導電率。因此，金屬矽化物112與通道區域103之間之部分109A可已具有相較於電晶體100D之個別區域109A之增加之電阻，其中該電晶體100D於個別的環狀區域106D中具有明顯較低的摻質濃度。結果，用於先進應用之典型電晶體配置可代表增強之臨限下降特性對於驅動電流能力之間的折衷方案。
鑑於上述之情況，存在有用於形成電晶體元件之增進技術，同時避免上述之一個或多個問題或至少減輕其效果的需要。
以下提出本發明之簡化概要以提供本發明之某些態樣的基本了解。此概要並非本發明之詳盡概觀。其非意欲識別本發明之關鍵或重要的元件或意欲描述本發明之範疇。其唯一目的在於以簡化形式提出某些概念作為稍後將討論之更詳細之敘述的前言。
一般而言，本發明係針對一種能夠製造具有關於縮小之臨限變化之增進特性而同時提供高驅動電流能力的電晶體元件的技術。就此目的而言，環狀區域係鄰接於個別通道區域而局部地形成，以明顯地降低或實質上完全避免個別的汲極和源極延伸區域之反向摻雜(counter－doping)。以此方式，可實質上形成具有所需之高摻質濃度之淺環狀區域，而不會負面地影響個別之PN接面與金屬矽化物之間的串聯電阻。此外，在本發明之某些態樣中，環狀區域之局部形成可結合提供應變(strained)半導體材料於汲極和源極區域中，因而能夠於通道區域中產生個別之應變，其遂導致明顯增進之電晶體效能。
根據本發明之一個例示實施例，一種方法包含下列步驟：形成鄰接於場效電晶體之通道區域的摻雜區域，其中該摻雜區域包含第一導電率類型之第一摻質種類。此外，該摻雜區域之部分係被半導體材料所取代，而不同於該第一導電率類型之第二導電率類型的第二摻質種類係引入至該半導體材料中，以與鄰接於該通道區域之該第一摻質種類一起形成PN接面。
根據本發明之另一例示實施例，一種方法包含下列步驟：在結晶半導體區域中形成凹處，以在該結晶半導體區域之上所形成之蝕刻遮罩之下延伸。再者，在該蝕刻遮罩之下延伸之摻雜區域係基於該凹處而形成，其中該摻雜區域包含第一導電率類型之第一摻質種類。再者，半導體材料係形成於該凹處中，其中該半導體材料包含不同於該第一導電率類型之第二導電率類型的第二摻質種類，且其中該第一與第二摻質種類形成PN接面。
根據本發明之又一例示實施例，一種半導體裝置包含：閘極電極結構，形成於通道區域之上；以及汲極區域和源極區域，鄰接於該通道區域而形成，藉之以形成PN接面，其中該汲極和源極區域相較於該PN接面處之反向摻雜濃度，具有減少之反向摻雜濃度的低電阻區域。此外，該半導體裝置包含形成於該汲極和源極區域中的金屬矽化物區域，其中該金屬矽化物區域連接至該低電阻區域。
以下敘述本發明之例示實施例。為求清楚，在此說明書中並未描述實際實作的所有特徵。當然，將了解到在任何此種實際實施例的開發中，必須作出許多實作特定的決定以達成開發者的特定目標(例如符合系統相關或商業相關的限制)，這些決定將依實作而變化。此外，將了解到，此種開發效果可能是複雜且費時的，不過這對藉助於此揭露之該技術領域中具有通常知識者而言是例行工作。
現將參照附圖來敘述本發明。附圖中示意地說明之各種結構、系統和裝置僅用於解釋目的，俾使不以熟習該技術領域者所熟知之細節模糊本發明。不過，仍包括附圖以敘述及解釋本發明之例示範例。在此所使用之字詞和片語應被理解並解釋成具有符合熟習該相關技術者所理解之該字詞和片語的意義。在此前後一致使用之術語和片語並非意欲暗示該術語和片語的特殊定義(亦即，不同於熟習該技術領域者所理解之通常及習慣之意義的定義)。就意欲具有特殊意義之術語或片語的範圍而言(亦即不同於熟習該技術領域者所理解之意義)，此種特殊定義將在說明書中以定義方式明確地提出而直接或明確地提供用於該術語或片語的特殊定義。
一般而言，本發明涉及用於形成環狀區域的技術，該等環狀區域具有高摻質濃度並位於靠近通道區域處，以獲得關於具有閘極長度之縮小臨限變化的增進特性。就此目的而言，在某些例示實施例中，可選擇性地移除環狀區域之材料並以可依照裝置需求摻雜之半導體材料取代，其中對個別之延伸和汲極和源極區域產生實質上較低程度的反向摻雜。在某些實施例中，可以應變半導體材料之形式提供對應之半導體材料，然後該應變半導體材料在鄰接之通道區域中引發個別的應變，因而更進一步增進個別電晶體元件之效能。在其他例示實施例中，可基於磊晶生長技術及/或擴散製程以高度局部方式(highly local fashion)形成環狀區域，因而實質上避免植入引發的晶體損害(implantation－induced crystal damage)，否則當藉由離子植入技術引入用於該環狀區域之摻質種類時可產生該晶體損害。
參照第2a至2d、3a至3c、和4a至4c圖，現將更詳細敘述本發明之進一步的例示實施例。第2a圖示意地說明半導體裝置200之剖面圖，在例示實施例中，該半導體裝置200可代表特定導電率類型之場效電晶體，例如P通道電晶體或N通道電晶體。裝置200可包含基板201，該基板201可代表形成結晶半導體層202於其上之任何適當之基板。例如，基板201可代表基體(bulk)半導體基板，例如矽基板、絕緣層上覆矽(silicon－on－insulator,SOI)基板或任何其他適當的承載材料。在某些例示實施例中，半導體層202可代表矽基(silicon－based)層(亦即具有鑽石結構(diamond structure)並包括一定含量之矽的結晶層)，例如大約50個原子百分比或更多的矽。在其他實施例中，半導體層202可代表任何其他適當的半導體材料，例如矽/鍺以及之類。於半導體層202之上可形成遮罩特徵(mask feature)215，藉此覆蓋通道區域203。在某些例示實施例中，遮罩特徵215可包含閘極電極204，該閘極電極204可形成於閘極絕緣層205上，其中該閘極電極204根據製程及裝置需求可包含多晶矽(polysilicon)或任何其他適當的材料。此外，在包含閘極電極204時，遮罩特徵215可包含覆蓋層(capping layer)213和側壁間隔件207。在某些例示實施例中，襯裡214(例如以二氧化矽以及之類之形式)可形成於間隔件207與閘極電極204之間並可亦覆蓋半導體層202之水平部分。應了解的是，遮罩特徵215可亦代表用於在後續製造階段中將要形成閘極電極之預留位置(placeholder)，其中，在此情況中，特徵215可實質上由單一材料製成，該單一材料具有適當尺寸用於將要形成之閘極電極，且該尺寸作為用於後續製程(例如用於形成摻雜區域206之離子植入，該摻雜區域206包括第一導電率類型之摻質種類，其適合用於形成汲極和源極區域以及將形成之延伸區域之間的PN接面)之遮罩。以下，摻雜區域206可亦稱為環狀區域，其中該區域206可具有適當形狀用於提供關於臨限變化之期望的特性，如上所討論者。
用於形成如第2a圖中所示之半導體裝置200之典型製程流程可包含下列製程。在提供基板201或形成基板201後(例如該基板201代表SOI基板時)，可形成半導體層202(例如藉由磊晶生長技術)。在磊晶生長期間或之後，藉由例如離子植入可產生適當的垂直摻質分佈，其中，為求方便，不圖示任何此種摻質分佈。之後，當假設遮罩特徵215包含閘極電極204時，在藉由沉積適當的閘極電極材料後，可形成閘極絕緣材料(例如藉由沉積及/或氧化作用)。此外，在此情況中，適當的覆蓋材料(例如氮化矽)可形成於閘極電極材料上，而這些層可基於精密的微影和蝕刻技術而被圖案化，以利於獲得被覆蓋層213所覆蓋的閘極電極204。之後，可移除閘極絕緣層之暴露部分以形成如第2a圖中所示之閘極絕緣層205。接著，可形成襯裡214，例如藉由氧化裝置200以獲得用於該襯裡214之期望的厚度。隨後，可沉積適當的間隔件材料(例如以氮化矽之形式)，其中鑒於間隔件207之期望寬度可選擇間隔件層的厚度，然後藉由非等向性蝕刻製程形成該間隔件層。之後，可基於適當的製程參數(亦即，可基於設計規則選擇劑量、能量和傾斜角度，其中可修改該設計規則用於獲得關於臨限變化之期望的特性)執行離子植入製程208。也就是說，就相對於裝置100S在其他方面具有相同設計標準的裝置200而言，在該裝置200期望如第1c圖中品質上所例示之特性時，可選擇相同的植入參數。因此，可設計製程208用於獲得具有高效率之環狀區域206用於縮小臨限下降，與習知策略相反的是，其中鑒於較不降低之電流驅動能力，典型地提供在該區域206中之減少之摻質濃度作為折衷方案。
第2b圖示意地說明在進階的製造階段之裝置200，其中凹處216係鄰接通道區域203而形成，俾使摻雜區域206之一部分被移除。就此目的而言，裝置200受到非等向性蝕刻製程217，其中遮罩特徵215(可代表被密封的閘極電極204)可具有相對於層202之材料之高選擇性。例如，可使用已建立完備之對矽和氮化矽有高選擇性的蝕刻製程。在蝕刻製程217期間，區域206之暴露部分的材料可被移除至一深度，第一摻質種類在該深度處會有顯著減少之濃度。應了解的是，由於製程208之本性，區域206之界線可不代表摻質濃度明顯的轉變，但可為其或多或少逐漸的轉變。亦應了解的是，層202之剩餘材料可將第一導電率類型之摻質種類併入於其中。然而，至少摻雜區域206之一部分(具有在通道區域203附近所需要之高摻質濃度用於縮小臨限變化)可藉由蝕刻製程217而被移除，因而留下具有結合仍將形成之個別延伸區域之環狀區域所需要之特性的部分206A。
第2c圖示意地說明在更進階的製造階段之裝置200。裝置200可包含半導體材料218，該半導體材料218在某些例示實施例中可代表如用於層202之實質上相同的材料，例如矽。在其他的例示實施例中，半導體材料218可包含應變半導體材料，其中，在某些實施例中，可包括壓縮應變(compressive strain)(如箭頭219C所指)的材料，而在其他實施例中可提供拉應變(tensile strain)(如箭頭219T所指)。此外，不論是否提供半導體材料218作為應變或無應變材料，在某些實施例中，可包括摻質之期望類型於該材料218中，例如不同於在摻雜區域206A中之摻質之導電率類型的第二導電率類型之摻質種類，而在其他實施例中，可形成該材料218作為實質上未摻雜的半導體材料。
半導體材料218可藉由已建立完備之選擇性磊晶生長技術而形成，其中該材料218係選擇性地沉積於化學氣相沉積環境中，以利於黏附凹處216內之暴露的結晶部分，同時實質上不會黏附其他材料，例如在覆蓋層213和間隔件207中所提供之氮化矽或任何其他適當的介電材料。如上所解釋，在選擇性磊晶生長期間，可將前驅物(precursor)材料引入沉積環境中以獲得該材料218中之摻質濃度的期望程度，其中在沉積製程期間的任何適當時間點可開始添加個別的摻質材料。此外，例如在分別使用矽/鍺以及矽/碳作為材料218時，藉由添加具有相較於層202(作用為結晶模板)之材料之不同晶格間距(lattice spacing)的材料，可獲得所產生材料之期望應變(例如壓縮應變219C或拉應變219T)。此外，可控制選擇性磊晶生長製程以利於在凹處216中獲得材料218的期望量，其中可達成實質上平齊的(flush)配置(如第2c圖中所示)，同時在其他實施例中，於該磊晶生長製程期間，可產生一定程度的過度生長(overgrowth)或一定程度的未滿量，視裝置需求而定。
第2d圖示意地說明在進一步的製造階段之半導體裝置200。裝置200包含汲極和源極區域210，可在材料218中以及層202內(視裝置之設計而定)形成該汲極和源極區域210。再者，個別之延伸區域209A係形成於材料218內，其中該等延伸區域209A以及汲極和源極區域210包括所需要之第二導電率類型之摻質種類，俾使該延伸區域之該部分209A與環狀區域206A形成PN接面209J。結果，藉由提供環狀區域206A已選擇之摻質濃度與深度，以利於獲得相對於臨限變化之期望的效能，個別之PN接面209J具有期望之特性，其中在該PN接面209J處之反向摻雜程度可實質上對應於裝置100S之PN接面處之反向摻雜程度，然而，與習知設計相反的是，由於移除了先前執行之蝕刻製程217中之個別反向摻雜材料，則在部分209A中之反向摻雜的對應程度則明顯較低。結果，部分209A之所產生之導電率相較於例如於第1b圖中所示之裝置100S之部分109A明顯增加。此外，裝置200可包含形成於閘極電極204上之側壁間隔件結構211、以及位於該閘極電極204中之金屬矽化物區域212、以及汲極和源極區域210。
用於形成如第2d圖中所示之裝置200之典型製程流程可包含下列製程。在形成材料218後，可移除覆蓋層213和間隔件207(例如由氮化矽組成時，基於熱磷酸來移除)，並且之後如有需要，可形成進一步的間隔件元件(未圖示)，以藉由離子植入來形成延伸區域209A。在其他例示實施例中，當間隔件217被視為適合用於形成延伸區域209A時，可在移除間隔件207之前執行個別之植入。之後，可形成間隔件結構211，其中如前所解釋，如有需要，可執行任何中間的間隔元件及植入製程，例如非晶化(amorphization)植入、緩衝植入以及之類。再者，視製程策略而定，可實行中間的退火製程以活化摻質並再結晶(re－crystallize)植入引發的損害。基於間隔件結構211，可以後續的退火製成形成深汲極和源極區域210，且之後可基於任何適當之製程技術形成金屬矽化物區域212，例如參照裝置100S、100D所敘述者。
結果，半導體裝置200可具有關於臨限下降之增進之效能，同時由於延伸區域209A中所含之反向摻質(counter－dopant)的減少濃度，額外地提供PN接面209J與金屬矽化物區域212之間的低串聯電阻。此外，視是否可提供材料218作為應變材料而定，可獲得額外的效能增益，因為可在通道區域203中產生對應之應變，因而修改個別主要電荷載子之移動率。例如，若裝置200代表N通道電晶體，則材料218可包括半導體材料(例如矽/碳)以產生拉應變，其中該拉應變被傳送至通道區域203中，因而增加電子移動率。在其他情況中，裝置200可代表P通道電晶體，其中在具有壓縮應變之材料218中可包含矽/鍺材料，而該壓縮應變轉化為通道區域203中之個別的壓縮應變，因而增加電洞移動率並因此增加個別之電流驅動能力。之後，個別之接觸蝕刻終止層(未圖示)可設置於電晶體200之上，因而提供電位以藉由形成該個別之接觸蝕刻終止層作為高度應力層(stressed layer)(包括拉應力或壓縮應力)來更進一步增進通道區域203中的應變。
參照第3a至3c和4a至4c圖，現將敘述本發明之進一步的例示實施例，在該等實施例中可實質上不需離子植入製程而形成對應之環狀區域，因而縮小植入對進一步之裝置特性之可能的影響，其中，特別就包括應變半導體材料之電晶體配置而言，個別的策略可有利於減小晶體缺陷(crystal defect)，該晶體缺陷在其他方面可導致某種程度的應變鬆弛(strain relaxation)。
在第3a圖中，係以剖面圖說明在中間的製造階段期間之半導體裝置300，裝置300可包含實質上與先前相對於裝置200所敘述者相同的組件。因此，裝置300可包含基板301、包括通道區域303之半導體層302，在該通道區域303之上可形成閘極電極304，該閘極電極304係藉由閘極絕緣層305與該通道區域303分隔。此外，可藉由覆蓋層303以及間隔件307以及襯裡314來密封閘極電極304。就這些組件而言，相同標準適用如前所概述關於裝置200之個別組件。因此，省略這些組件以及用於製造該等組件之製程的詳述。
再者，在此製造階段中，裝置300可包含凹處316，該凹處316係鄰接於密封之閘極電極304而形成。凹處316可在間隔件307之下延伸某種程度，也就是說該間隔件307可被底切(undercut)至某種程度，其中該底切之程度可實質上對應於增加之摻質濃度之區域的期望位置，以利於形成環狀區域。可基於用於選擇性地蝕刻層302之半導體材料(例如矽)的非等向性蝕刻製程而形成凹處316。結果，對應之製程可導致個別之底部蝕刻(under－etch)面積，俾使凹處316可在間隔件307之下延伸。應了解的是，適當的等向性蝕刻方法係該技術領域中已建立完備。更應了解的是，可控制對應之等向性蝕刻製程使得可以獲得期望程度的底部蝕刻，然後可實質上定義環狀區域306的形狀，其中該環狀區域306係基於選擇性磊晶生長製程319而形成。在某些實施例中，可在達成期望程度的底部蝕刻後藉由執行非等向性蝕刻製程，而從間隔件307下之底部蝕刻程度來獨立定義凹處316之深度(亦即，在選擇性磊晶生長製程319之前的深度)。
之後，可基於任何適當之半導體材料執行磊晶生長製程319，其中可額外地添加第一導電率類型之摻質種類至該製程319之沉積環境中，以提供所需要之環狀摻質濃度。結果，可將對應之摻質種類併入至在製程319期間所沉積之材料的結晶結構中，而實質上不會產生晶體缺陷。在生長製程319期間，可控制用於形成區域306所沉積之材料的厚度以獲得在通道區域303與將形成之延伸區域之間所期望之厚度或寬度。在某些例示實施例中，當區域306之水平部分可視為不過度地影響電晶體300之整體效能時，可持續磊晶生長製程319而不持續供應第一摻質種類以生長實質上未摻雜的材料，或者，在其他例示實施例中，形成進一步選擇性地摻雜的材料作為含有第二摻質種類的摻雜材料，其中該第二摻質種類具有對應於用於形成PN接面所需之類型的第二導電率類型。在另外其他的例示實施例中，當凹處316已基於結合等向性蝕刻製程及後續的非等向性蝕刻製程而形成時(如虛線所指示者)，因而產生對應之凹處316A，生長製程319可產生區域306，該區域306之水平界線可由將形成於該凹處316A中之個別的延伸區域而被明顯地抵銷。並且在此情況中，可基於無摻雜材料或基於摻雜材料而持續製程319，視製程需求而定。例如，可以個別之延伸區域所需要之摻質濃度沉積具有第二摻質種類的半導體材料，因而產生具有先前沉積之摻雜材料之部分306A的高度控制之PN接面。應了解的是，不論用於沉積製程319所使用之方式(regime)為何，能以應變材料之形式提供個別之材料，因而定位對應之應變材料靠近於通道區域303。例如，在第3a圖所示之配置中，部分306A可因此由應變材料組成，例如包括所需程度之摻質濃度的矽/鍺或矽/碳。在沉積製程319後，當凹處316A已填滿適當的半導體材料時，可如參照第2d圖所敘述者繼續進一步的處理，其中應了解的是，當在沉積用於環狀區域316之材料後提供適當地摻雜之半導體材料時，可能省略用於形成至少個別之延伸區域的植入順序。
第3b圖根據進一步的例示實施例示意地說明裝置300，其中，從如第3a圖所示之配置開始(亦即部分地填滿用於形成環狀區域306之凹處316)，可執行非等向性蝕刻製程320以移除該區域306之暴露部分，因而在留下部分306A時同時移除該區域306之高度摻雜的材料，其中，在某些實施例中，也可使用該製程320用於提供該凹處316之期望深度(現指示為316A者)。
第3c圖示意地說明在更進階的製造階段之裝置300，其中凹處316A可基於進一步選擇性的磊晶生長製程而填滿適當的半導體材料。並且在此情況中，可以無摻雜或摻雜材料之形式提供材料318，其中可選擇摻雜程度以對應於將形成於該材料318內之延伸區域的期望摻質濃度。結果，可省略或可用減少之劑量來形成對應之延伸植入，因而顯著地減小晶體缺陷。又於其他的實施例中，可以應變半導體材料之形式來提供材料318，如前所解釋者。之後，可如參照第2d圖所敘述者繼續進一步的處理。
第4a圖示意地說明半導體裝置400，其可具有實質上與裝置300相同的配置，其中係以相同的元件符號來表示組件，除了第一個數字以“4”代替“3”之外。因此，裝置400可包含凹處416，該凹處416鄰接於密封之閘極電極404而形成，其中，與裝置300相反的是，可以犧牲層(sacrificial layer)421部分地或完整地填滿該凹處，其中該犧牲層421可由任何適當材料(例如二氧化矽、氮化矽以及之類)組成。犧牲層421可代表含有高含量之第一類型之摻質材料的層，如用於形成環狀區域所需要者。可依照如先前參照裝置200及裝置300所解釋之相同的製程策略來形成裝置400。也就是說，可基於等向性蝕刻來形成凹處416，可能如前所述結合後續之非等向性製程。之後，可基於任何適當之沉積技術(例如電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition；PECVD))形成犧牲層421，其中提供適當之摻質前驅物材料以併入期望程度的摻質材料。在某些例示實施例中，裝置400可能受到非等向性蝕刻製程422以移除凹處416內之層421的一部分。在其他例示實施例中，可在後續階段執行非等向性製程422並可先實行熱處理，以驅使摻質材料進入鄰接之半導體層402之材料中，因而在鄰接於犧牲層421之層402的材料中產生期望的摻質濃度。
第4b圖示意地說明在完成非等向性蝕刻製程422後之裝置400，因而在用於局部地驅動摻質材料進入鄰接之半導體材料中的熱處理423之前，移除犧牲層421之水平部分。如前所解釋者，當在蝕刻製程422之前可基於無蝕刻(non－etched)層421來執行個別之熱處理時，可亦驅動對應之摻質材料進入層402之水平部分中，然後，如有需要，可藉由類似於該製程422之後續非等向性蝕刻製程來移除該層402。例如，在對應之熱處理後，可基於用於移除層402之材料的選擇性非等向性蝕刻來移除如第4a圖中所示之犧牲層421，因而也移除其不想要之摻雜部分。在其他實施例中，在基於完整的犧牲層421之熱處理後，可執行製程422以提供如第4b圖所示之裝置，然後接著基於個別之蝕刻化學可將該犧牲層421蝕刻至層402之材料中，以移除其摻雜部分。
第4c圖示意地說明在更進階的製造階段之裝置400，其中，從如第4b圖所示之裝置開始，基於選擇性等向性蝕刻製程來移除犧牲層421之剩餘部分，該犧牲層421已被用來熱驅動摻質材料進入鄰接於通道區域403之半導體材料中。因此，形成摻雜區域406A，其可具有所需之第一導電類型之摻質種類的摻質濃度，以利於作用為適當的環狀區域。之後，可藉由執行選擇性磊晶生長製程(如前所述)而繼續進一步的處理，用如前所述之適當的半導體材料(摻雜或無摻雜、應變或無應變)填滿凹處416。因此，在此情況中，可以高度局部化的方式形成具有減小之缺陷程度的環狀區域406A，因而更加增進裝置400之效能。
因此，本發明提供用於以高度局部化方式形成淺環狀區域的技術以提供明顯地縮小臨限電壓變化之電位，同時提供實質上無降級或甚至增強之電流驅動能力。就此目的而言，環狀區域之一部分可被移除或可不形成於對應於延伸區域之面積中，因而明顯地減小在該對應之延伸區域中的反向摻雜程度，其中，在某些例示實施例中，甚至可達到實質上完全移除反向摻雜。就此目的而言，在環狀植入之後可使汲極和源極區域凹陷並且可隨後填滿半導體材料，該半導體材料可以應變或無應變材料之形式提供，其中亦可完成特定程度之摻雜。
在其他實施例中，可基於具有後續磊晶生長製程或熱驅動擴散(thermally driven diffusion)製程之等向性蝕刻製程來建立環狀區域之形狀和位置。在這些情況中，可達成明顯減小之晶體缺陷率。因此，由於在汲極和源極延伸區域中明顯減小之反向摻雜所導致之減小的串聯電阻以及增加的電荷載子移動率，結合在汲極和源極區域中之應變半導體材料，達成高驅動電流能力，其中，在某些實施例中，可亦定位應變材料靠近於通道區域，該應變材料可進一步增強應變引發機制。
以上所揭示之特定實施例僅作例示用，因為對於熟習該技術領域者而言，藉助於此處之教示而能以不同但等效之方式修改及實施本發明是顯而易見的。例如，以上所提出之製程步驟可以不同順序執行。再者，在此所示之架構或設計細節並非意欲限制，除了以下附加之申請專利範圍所敘述者以外。因此，很明顯的是，可在本發明之精神與範疇內改變或修改以上所揭示之特定實施例及所思及之所有此等變化。因此，本發明所要求保護者係如附加之申請專利範圍所提出者。
100S．．．第一電晶體、第一電晶體元件、電晶體
100D．．．第二電晶體、第二電晶體元件、電晶體
101．．．基板
102．．．半導體材料、層
103．．．通道區域
104．．．閘極電極
105．．．閘極絕緣層
106S．．．環狀區域、植入區域、淺區域、區域
106D．．．環狀區域、區域
107．．．間隔件元件、間隔件
108S．．．離子植入製程、植入製程、環狀植入
108D．．．環狀植入
109．．．延伸區域
110．．．汲極和源極區域
111．．．側壁間隔結構、間隔件結構
112．．．金屬矽化物區域
200．．．半導體裝置、裝置、電晶體
201．．．基板
202．．．結晶半導體層、半導體層、層
203．．．通道區域
204．．．閘極電極
205．．．閘極絕緣層
206．．．摻雜區域、區域、環狀區域
206A．．．部分、摻雜區域、環狀區域
207．．．側壁間隔件
208．．．離子植入製程、製程
209A．．．延伸區域
209J．．．PN接面
210．．．汲極和源極區域
211．．．間隔件結構
212．．．金屬矽化物區域
213．．．覆蓋層
214．．．襯裡
215．．．遮罩特徵
216．．．凹處
217．．．非等向性蝕刻製程、蝕刻製程
218．．．半導體材料、材料
219C．．．壓縮應變
219T．．．拉應變
300．．．半導體裝置、裝置、電晶體
301．．．基板
302．．．半導體層
303．．．通道區域
304．．．閘極電極
306．．．環狀區域、區域
306A．．．部分
307．．．間隔件
314．．．襯裡
316．．．凹處、環狀區域
316A．．．凹處
318．．．材料
319．．．選擇性磊晶生長製程、磊晶生長製程、製程、生長製程
320．．．非等向性蝕刻製程、製程
400．．．半導體裝置、裝置
401．．．基板
402．．．半導體層、層
403．．．通道區域
404．．．閘極電極
405．．．閘極絕緣層
406A．．．摻雜區域、環狀區域
407．．．間隔件
414．．．襯裡
416．．．凹處
421．．．犧牲層、層、無蝕刻層
422．．．非等向性蝕刻製程、蝕刻製程、非等向性製程、製程
423．．．熱處理
A．．．曲線
藉由參照以上敘述結合隨附圖式可了解本發明，其中相似之元件符號識別相似之元件，且其中：第1a至1b圖根據習知製程策略，示意地顯示半導體裝置之剖面圖，該半導體裝置包含在各種製造階段具有淺環狀區域與深環狀區域之電晶體元件；第1c圖示意地說明對具有淺環狀區域與深環狀區域之電晶體裝置而言，臨限電壓關於閘極長度之特性；第2a至2d圖根據本發明之例示實施例，示意地顯示在用於形成具有汲極和源極區域之減少之反向摻雜的淺環狀區域的各種製造階段期間電晶體元件之剖面圖；第3a至3c圖根據本發明之其他實施例，示意地顯示在基於磊晶生長製程形成局部環狀區域期間電晶體元件之剖面圖；以及第4a至4c圖根據本發明之其他實施例，示意地顯示在基於擴散製程局部形成淺環狀區域期間電晶體元件之剖面圖。
雖然本發明容許各種修改及替代形式，但已經由附圖中之範例顯示並在此詳細描述其特定實施例。然而，應了解的是，在此描述之特定實施例並非意欲限制本發明至所揭示之特定形式，相反地，本發明係意欲涵蓋所有落於附加之申請專利範圍所定義之本發明之精神與範疇內的修改、等效物和替代物。
200．．．半導體裝置、裝置、電晶體
201．．．基板
202．．．結晶半導體層、半導體層、層
203．．．通道區域
204．．．閘極電極
205．．．閘極絕緣層
206A．．．部分、摻雜區域、環狀區域
209A．．．延伸區域
209J．．．PN接面
210．．．汲極和源極區域
211．．．間隔件結構
212．．．金屬矽化物區域
218．．．半導體材料、材料

Claims (14)

  1. 一種製造半導體裝置的方法，包括下列步驟：形成鄰接於場效電晶體之通道區域的第一凹處；形成摻雜區域於該第一凹處中，該摻雜區域包括第一導電率類型之第一摻質種類；以半導體材料替代該摻雜區域之部分；以及將非該第一導電率類型之第二導電率類型之第二摻質種類引入至該半導體材料中，以與鄰接於該通道區域的該第一摻質種類一起形成PN接面。
  2. 如申請專利範圍第1項之方法，其中，替代該摻雜區域之部分包括形成鄰接於該通道區域的第二凹處以及藉由磊晶生長製程形成該半導體材料。
  3. 如申請專利範圍第2項之方法，其中，該第二摻質種類係在該磊晶生長製程期間至少部分地引入至該半導體材料中。
  4. 如申請專利範圍第2項之方法，其中，該第二摻質種類係藉由植入製程而至少部分地引入至該半導體材料中。
  5. 如申請專利範圍第2項之方法，其中，該半導體材料係形成為應變半導體材料。
  6. 如申請專利範圍第5項之方法，其中，該半導體材料係壓縮應變半導體材料。
  7. 如申請專利範圍第5項之方法，其中，該半導體材料係形成有拉應變。
  8. 如申請專利範圍第1項之方法，其中，該第一凹處係藉 由基於覆蓋該通道區域之蝕刻遮罩的蝕刻製程而形成，且其中，該蝕刻製程係被控制以提供該蝕刻遮罩之已定義的底部蝕刻。
  9. 一種製造半導體裝置的方法，包括下列步驟：在結晶半導體區域中形成凹處，以在該結晶半導體區域之上所形成之蝕刻遮罩之下延伸；藉由選擇性磊晶生長製程形成在該蝕刻遮罩之下延伸的摻雜區域，該摻雜區域包括第一導電率類型之第一摻質種類；藉由非等向性蝕刻製程移除該摻雜區域之一部分；以及在移除該摻雜區域之該部分後，在該凹處中形成半導體材料，該半導體材料包括非該第一導電率類型之第二導電率類型之第二摻質種類，該第一與第二摻質種類形成PN接面。
  10. 如申請專利範圍第9項之方法，其中，該蝕刻遮罩包括場效電晶體之閘極電極。
  11. 如申請專利範圍第9項之方法，其中，該半導體材料係藉由選擇性磊晶生長製程而形成。
  12. 如申請專利範圍第11項之方法，其中，該半導體材料係形成為應變半導體材料。
  13. 一種半導體裝置，包括：閘極電極結構，形成於通道區域之上；汲極區域和源極區域，形成於凹處中，鄰接該通道 區域的該凹處的第一部分藉由第一摻雜區域而內襯，鄰接該第一部分的該凹處的第二部分不藉由該第一摻雜區域內襯而藉由半導體材料而內襯並填充，該第一摻雜區域包括磊晶生長材料，該磊晶生長材料包括第一導電率類型之第一摻質種類，該第一摻雜區域配置於鄰接該通道區域，該半導體材料包括不同於該第一導電率類型的第二導電率類型的第二摻質種類，該第一和第二摻質種類於該第一部分形成PN接面鄰接於該通道區域，相較於該PN接面處之反向摻雜濃度，該汲極和源極區域於該第二部分具有減少之反向摻雜濃度之低電阻區域；以及金屬矽化物區域，形成於該汲極和源極區域中，該金屬矽化物區域連接至該低電阻區域。
  14. 如申請專利範圍第13項之半導體裝置，其中，該汲極和源極區域包括應變半導體材料。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100746232B1 (ko) * 2006-08-25 2007-08-03 삼성전자주식회사 스트레인드 채널을 갖는 모스 트랜지스터 및 그 제조방법
US7737468B2 (en) * 2007-05-21 2010-06-15 Infineon Technologies Ag Semiconductor devices having recesses filled with semiconductor materials
US8361895B2 (en) * 2008-09-16 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-shallow junctions using atomic-layer doping
DE102009006884B4 (de) * 2009-01-30 2011-06-30 Advanced Micro Devices, Inc., Calif. Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement
US8623728B2 (en) * 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8174074B2 (en) * 2009-09-01 2012-05-08 International Business Machines Corporation Asymmetric embedded silicon germanium field effect transistor
US8367485B2 (en) * 2009-09-01 2013-02-05 International Business Machines Corporation Embedded silicon germanium n-type filed effect transistor for reduced floating body effect
US8022488B2 (en) * 2009-09-24 2011-09-20 International Business Machines Corporation High-performance FETs with embedded stressors
DE102010002450B4 (de) * 2010-02-26 2012-04-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistoren mit Metallgateelektrodenstrukturen mit großem ε und angepassten Kanalhalbleitermaterialien
US8236660B2 (en) * 2010-04-21 2012-08-07 International Business Machines Corporation Monolayer dopant embedded stressor for advanced CMOS
US8492234B2 (en) 2010-06-29 2013-07-23 International Business Machines Corporation Field effect transistor device
US8357579B2 (en) 2010-11-30 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US9099492B2 (en) 2012-03-26 2015-08-04 Globalfoundries Inc. Methods of forming replacement gate structures with a recessed channel
KR101974439B1 (ko) * 2012-06-11 2019-05-02 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN103779229B (zh) 2012-10-26 2016-12-21 中国科学院微电子研究所 半导体结构及其制造方法
US10158000B2 (en) * 2013-11-26 2018-12-18 Taiwan Semiconductor Manufacturing Company Limited Low-K dielectric sidewall spacer treatment
KR102135303B1 (ko) 2013-12-27 2020-07-17 인텔 코포레이션 확산된 팁 연장 트랜지스터
US9735012B2 (en) * 2015-03-25 2017-08-15 Globalfoundries Inc. Short-channel nFET device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372583B1 (en) * 2000-02-09 2002-04-16 Intel Corporation Process for making semiconductor device with epitaxially grown source and drain
US6657223B1 (en) * 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US20050012146A1 (en) * 1998-11-12 2005-01-20 Murthy Anand S. Method of fabricating a field effect transistor structure with abrupt source/drain junctions
US20050215024A1 (en) * 2004-03-26 2005-09-29 Jeong-Yeop Nahm Methods for forming super-steep diffusion region profiles in MOS devices and resulting semiconductor topographies
TW200539425A (en) * 2004-05-26 2005-12-01 Taiwan Semiconductor Mfg Integrated circuit with strained and non-strained transistors, and method of forming thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212104A (en) * 1991-04-26 1993-05-18 Siemens Aktiengesellschaft Method for manufacturing an mos transistor
EP0607658A3 (en) * 1992-11-13 1995-08-30 At & T Corp Manufacturing of a MOSFET.
JP2924947B2 (ja) * 1996-01-09 1999-07-26 日本電気株式会社 半導体装置の製造方法
KR100239707B1 (ko) 1996-11-27 2000-01-15 김영환 반도체 소자의 제조방법
US5908313A (en) * 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
JPH1197688A (ja) * 1997-09-25 1999-04-09 Fujitsu Ltd 半導体装置の製造方法
US6239472B1 (en) * 1998-09-01 2001-05-29 Philips Electronics North America Corp. MOSFET structure having improved source/drain junction performance
JP2001015745A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置及びその製造方法
US6274894B1 (en) * 1999-08-17 2001-08-14 Advanced Micro Devices, Inc. Low-bandgap source and drain formation for short-channel MOS transistors
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6509241B2 (en) 2000-12-12 2003-01-21 International Business Machines Corporation Process for fabricating an MOS device having highly-localized halo regions
US6743684B2 (en) * 2002-10-11 2004-06-01 Texas Instruments Incorporated Method to produce localized halo for MOS transistor
AU2003298876A1 (en) * 2003-12-04 2005-08-12 International Business Machines Corporation Method for forming non-amorphous, ultra-thin semiconductor devices using sacrificial implantation layer
JP4375619B2 (ja) * 2004-05-26 2009-12-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4837902B2 (ja) * 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置
JP5203558B2 (ja) * 2004-08-20 2013-06-05 三星電子株式会社 トランジスタ及びこれの製造方法
KR100547934B1 (ko) * 2004-08-20 2006-01-31 삼성전자주식회사 트랜지스터 및 그의 제조 방법
US7268049B2 (en) * 2004-09-30 2007-09-11 International Business Machines Corporation Structure and method for manufacturing MOSFET with super-steep retrograded island
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
DE102005004411B4 (de) * 2005-01-31 2010-09-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren für die Herstellung eines in-situ-gebildeten Halo-Gebietes in einem Transistorelement
CN101326621B (zh) * 2005-12-13 2010-06-16 Nxp股份有限公司 在结处具有绝缘层的场效应晶体管结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012146A1 (en) * 1998-11-12 2005-01-20 Murthy Anand S. Method of fabricating a field effect transistor structure with abrupt source/drain junctions
US6372583B1 (en) * 2000-02-09 2002-04-16 Intel Corporation Process for making semiconductor device with epitaxially grown source and drain
US6657223B1 (en) * 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US20050215024A1 (en) * 2004-03-26 2005-09-29 Jeong-Yeop Nahm Methods for forming super-steep diffusion region profiles in MOS devices and resulting semiconductor topographies
TW200539425A (en) * 2004-05-26 2005-12-01 Taiwan Semiconductor Mfg Integrated circuit with strained and non-strained transistors, and method of forming thereof

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