JPH1197688A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1197688A JPH1197688A JP9259649A JP25964997A JPH1197688A JP H1197688 A JPH1197688 A JP H1197688A JP 9259649 A JP9259649 A JP 9259649A JP 25964997 A JP25964997 A JP 25964997A JP H1197688 A JPH1197688 A JP H1197688A
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- Japan
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- forming
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、微細ＭＯＳト
ランジスタに於ける寄生抵抗の低減と短チャネル効果の
抑止とを両立できるようにする。 【解決手段】 Ｓｉ半導体基板１に於けるソース領域形
成予定部分並びにドレイン領域形成予定部分に溝１Ａを
形成し、溝１Ａが埋まるようにＢＳＧ膜７を形成し、熱
処理を行なって溝１Ａ内のＢＳＧ膜７からＳｉ半導体基
板１中に硼素を固相−固相拡散してｐ型ソース領域８及
びｐ型ドレイン領域９を形成する。
ランジスタに於ける寄生抵抗の低減と短チャネル効果の
抑止とを両立できるようにする。 【解決手段】 Ｓｉ半導体基板１に於けるソース領域形
成予定部分並びにドレイン領域形成予定部分に溝１Ａを
形成し、溝１Ａが埋まるようにＢＳＧ膜７を形成し、熱
処理を行なって溝１Ａ内のＢＳＧ膜７からＳｉ半導体基
板１中に硼素を固相−固相拡散してｐ型ソース領域８及
びｐ型ドレイン領域９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、短チャネル効果を
抑制した微細ＭＯＳトランジスタを含む半導体装置を製
造するのに好適な方法に関する。
抑制した微細ＭＯＳトランジスタを含む半導体装置を製
造するのに好適な方法に関する。
【０００２】現在に於いても、ＭＯＳトランジスタを微
細化することは、集積回路装置の分野では至上命題であ
り、その為に種々な提案がなされ、それなりに効果を奏
しているが、提案のなかには、僅かな改良で更に大きな
効果を得られるものがあり、本発明は、そのような微細
化の為の一手段を開示する。
細化することは、集積回路装置の分野では至上命題であ
り、その為に種々な提案がなされ、それなりに効果を奏
しているが、提案のなかには、僅かな改良で更に大きな
効果を得られるものがあり、本発明は、そのような微細
化の為の一手段を開示する。
【０００３】
【従来の技術】一般に、微細ＭＯＳトランジスタを製造
する場合、ソース領域及びドレイン領域を浅く形成して
短チャネル効果を抑制することが必要があり、その為、
ｐ−ＭＯＳトランジスタを製造するには、ＢＳＧ（ｂｏ
ｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）などからの固相−
固相拡散を利用することが提案されている（要すれば、
「特開平７−２２６５１２号公報」、を参照）。
する場合、ソース領域及びドレイン領域を浅く形成して
短チャネル効果を抑制することが必要があり、その為、
ｐ−ＭＯＳトランジスタを製造するには、ＢＳＧ（ｂｏ
ｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）などからの固相−
固相拡散を利用することが提案されている（要すれば、
「特開平７−２２６５１２号公報」、を参照）。
【０００４】前記従来の技術に於いては、ゲートの側壁
にＢＳＧ膜を用い、そこから硼素を固相−固相拡散して
いるのであるが、その拡散は等方的に起こる為、硼素が
ゲートの下へも回り込み、実効チャネル長を短くしてし
まう。
にＢＳＧ膜を用い、そこから硼素を固相−固相拡散して
いるのであるが、その拡散は等方的に起こる為、硼素が
ゲートの下へも回り込み、実効チャネル長を短くしてし
まう。
【０００５】このような場合、ソース領域及びドレイン
領域の表面に於ける不純物濃度を高めて寄生抵抗を下げ
ようとすると、短チャネル効果の発生を抑えることがで
きないことになる。
領域の表面に於ける不純物濃度を高めて寄生抵抗を下げ
ようとすると、短チャネル効果の発生を抑えることがで
きないことになる。
【０００６】
【発明が解決しようとする課題】微細ＭＯＳトランジス
タに於ける寄生抵抗の低減と短チャネル効果の抑止とを
両立できるようにする。
タに於ける寄生抵抗の低減と短チャネル効果の抑止とを
両立できるようにする。
【０００７】
【課題を解決するための手段】本発明では、固相−固相
拡散を利用する点では従来の技術と変わりないが、ゲー
トの側壁には通常の絶縁膜を用い、また、固相−固相拡
散源の配置構造を改善して課題を解決する。
拡散を利用する点では従来の技術と変わりないが、ゲー
トの側壁には通常の絶縁膜を用い、また、固相−固相拡
散源の配置構造を改善して課題を解決する。
【０００８】即ち、ゲートには、従来と同様、絶縁膜か
らなる側壁を形成するのであるが、その際、絶縁膜の異
方性エッチングのみならず、下地の基板もエッチングし
て溝を形成し、その溝内に不純物含有ガラス膜を埋め込
み、そこから不純物を熱拡散させてソース領域及びドレ
イン領域を形成することが基本になっている。
らなる側壁を形成するのであるが、その際、絶縁膜の異
方性エッチングのみならず、下地の基板もエッチングし
て溝を形成し、その溝内に不純物含有ガラス膜を埋め込
み、そこから不純物を熱拡散させてソース領域及びドレ
イン領域を形成することが基本になっている。
【０００９】前記したところから、本発明に依る半導体
装置の製造方法に於いては、 （１）基板（例えばＳｉ半導体基板１）に於けるソース
領域形成予定部分並びにドレイン領域形成予定部分に溝
（例えば溝１Ａ）を形成する工程と、次いで、前記溝が
埋まるように不純物含有ガラス膜（例えばＢＳＧ膜７）
を形成する工程と、次いで、熱処理を行なって前記溝内
の不純物含有ガラス膜からＳｉ半導体基板中に不純物
（硼素）を固相−固相拡散してソース領域（例えばｐ型
ソース領域８）及びドレイン領域（例えばｐ型ドレイン
領域９）を形成する工程とが含まれてなることを特徴と
するか、又は、
装置の製造方法に於いては、 （１）基板（例えばＳｉ半導体基板１）に於けるソース
領域形成予定部分並びにドレイン領域形成予定部分に溝
（例えば溝１Ａ）を形成する工程と、次いで、前記溝が
埋まるように不純物含有ガラス膜（例えばＢＳＧ膜７）
を形成する工程と、次いで、熱処理を行なって前記溝内
の不純物含有ガラス膜からＳｉ半導体基板中に不純物
（硼素）を固相−固相拡散してソース領域（例えばｐ型
ソース領域８）及びドレイン領域（例えばｐ型ドレイン
領域９）を形成する工程とが含まれてなることを特徴と
するか、又は、
【００１０】（２）前記（１）に於いて、ゲート（例え
ばゲート電極５）の側面に絶縁膜からなるサイド・ウォ
ール（例えばＳｉＯ2 からなるサイド・ウォール６）を
形成する為の異方性エッチングを継続して基板に於ける
ソース領域形成予定部分並びにドレイン領域形成予定部
分に溝（例えば溝１Ａ）を形成する工程が含まれてなる
ことを特徴とするか、又は、
ばゲート電極５）の側面に絶縁膜からなるサイド・ウォ
ール（例えばＳｉＯ2 からなるサイド・ウォール６）を
形成する為の異方性エッチングを継続して基板に於ける
ソース領域形成予定部分並びにドレイン領域形成予定部
分に溝（例えば溝１Ａ）を形成する工程が含まれてなる
ことを特徴とするか、又は、
【００１１】（３）前記（１）或いは（２）に於いて、
ソース領域及びドレイン領域に形成された溝内の側面及
び底面の全面に亙って金属シリサイド膜（例えばチタン
・シリサイド（ＴｉＳｉ2 ）膜１０）を形成する工程が
含まれてなることを特徴とするか、又は、
ソース領域及びドレイン領域に形成された溝内の側面及
び底面の全面に亙って金属シリサイド膜（例えばチタン
・シリサイド（ＴｉＳｉ2 ）膜１０）を形成する工程が
含まれてなることを特徴とするか、又は、
【００１２】（４）前記（１）乃至（３）の何れか１に
於いて、不純物含有ガラスがＢＳＧ或いはＰＳＧ或いは
ＡＳＧの何れかであることを特徴とする。
於いて、不純物含有ガラスがＢＳＧ或いはＰＳＧ或いは
ＡＳＧの何れかであることを特徴とする。
【００１３】前記手段を採ることに依り、ソース及びド
レインの接合を深くして寄生抵抗を低減させるようにし
ても、実効チャネル長の短縮はゲートに於けるサイド・
ウォールの厚さを調節することで抑止することが可能に
なり、従って、短チャネル効果も抑制することができ
る。
レインの接合を深くして寄生抵抗を低減させるようにし
ても、実効チャネル長の短縮はゲートに於けるサイド・
ウォールの厚さを調節することで抑止することが可能に
なり、従って、短チャネル効果も抑制することができ
る。
【００１４】また、基板に溝をほってから形成したソー
ス領域及びドレイン領域では、その溝の内側、即ち、側
面も底面もシリサイド化されるので、コンタクト抵抗が
低下すると共に電流路がソース領域及びドレイン領域の
深い部分でも流れるから寄生抵抗は大きく低減される。
ス領域及びドレイン領域では、その溝の内側、即ち、側
面も底面もシリサイド化されるので、コンタクト抵抗が
低下すると共に電流路がソース領域及びドレイン領域の
深い部分でも流れるから寄生抵抗は大きく低減される。
【００１５】このように、固相−固相拡散でソース領域
及びドレイン領域を形成する際の手段に簡単な改変を加
えることで、微細化したＭＯＳトランジスタに於ける電
流駆動能力の向上と短チャネル効果の抑制を同時に達成
することができる。
及びドレイン領域を形成する際の手段に簡単な改変を加
えることで、微細化したＭＯＳトランジスタに於ける電
流駆動能力の向上と短チャネル効果の抑制を同時に達成
することができる。
【００１６】
【発明の実施の形態】図１及び図２は本発明に於ける一
実施の形態を説明する為の工程要所に於けるＭＯＳトラ
ンジスタを含む半導体装置を表す要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。尚、ここ
では、ｐチャネルＭＯＳトランジスタを製造する場合を
対象にしている。
実施の形態を説明する為の工程要所に於けるＭＯＳトラ
ンジスタを含む半導体装置を表す要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。尚、ここ
では、ｐチャネルＭＯＳトランジスタを製造する場合を
対象にしている。
【００１７】図１（Ａ）参照 １−（１） Ｓｉ半導体基板１にリソグラフィ技術に於けるレジスト
・プロセス、イオン注入法、熱処理など通常の技法を適
用してｎ−ウエル２を形成する。
・プロセス、イオン注入法、熱処理など通常の技法を適
用してｎ−ウエル２を形成する。
【００１８】尚、イオン注入の条件としては、 不純物：燐（Ｐ） 不純物ドーズ量：２×１０13〔cm-2〕 イオン加速エネルギ：３６０〔ｋｅＶ〕 である。
【００１９】１−（２） イオン注入マスクなどを除去し、次いで、熱酸化法、Ｃ
ＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔ
ｉｏｎ）法、リソグラフィ技術など通常の技法を適用
し、活性領域を覆うＳｉＯ2 からなるパッド膜及びＳｉ
3 Ｎ4 からなる酸化保護膜を形成してから熱酸化を行な
う選択的熱酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏ
ｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法を適用することに
依って、厚さが例えば２５０〔ｎｍ〕であるフィールド
絶縁膜３を形成する。
ＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔ
ｉｏｎ）法、リソグラフィ技術など通常の技法を適用
し、活性領域を覆うＳｉＯ2 からなるパッド膜及びＳｉ
3 Ｎ4 からなる酸化保護膜を形成してから熱酸化を行な
う選択的熱酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏ
ｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法を適用することに
依って、厚さが例えば２５０〔ｎｍ〕であるフィールド
絶縁膜３を形成する。
【００２０】酸化保護膜を除去してから、イオン注入法
を適用することに依り、ドーズ量を例えば８×１０
12〔cm-2〕程度、イオン加速エネルギを１６０〔ｋｅ
Ｖ〕として、Ａｓイオンの打ち込みを行ない、ｐチャネ
ルに於ける不純物濃度調整を行なう。
を適用することに依り、ドーズ量を例えば８×１０
12〔cm-2〕程度、イオン加速エネルギを１６０〔ｋｅ
Ｖ〕として、Ａｓイオンの打ち込みを行ない、ｐチャネ
ルに於ける不純物濃度調整を行なう。
【００２１】１−（３） 改めて熱酸化法を適用することに依り、温度８００
〔℃〕、乾性酸化雰囲気中に於いて、厚さが例えば４
〔ｎｍ〕であるＳｉＯ2 からなるゲート絶縁膜４を形成
する。
〔℃〕、乾性酸化雰囲気中に於いて、厚さが例えば４
〔ｎｍ〕であるＳｉＯ2 からなるゲート絶縁膜４を形成
する。
【００２２】１−（４） ＣＶＤ法を適用することに依り、厚さが例えば１６０
〔ｎｍ〕である多結晶Ｓｉ膜を形成する。
〔ｎｍ〕である多結晶Ｓｉ膜を形成する。
【００２３】１−（５） リソグラフィ技術に於けるレジスト・プロセス、エッチ
ング・ガスを例えばＨＢｒ系ガスとするドライ・エッチ
ング法を適用することに依り、前記工程１−（４）で形
成した多結晶Ｓｉ膜のエッチングを行なってゲート電極
５を形成する。
ング・ガスを例えばＨＢｒ系ガスとするドライ・エッチ
ング法を適用することに依り、前記工程１−（４）で形
成した多結晶Ｓｉ膜のエッチングを行なってゲート電極
５を形成する。
【００２４】１−（６） ＣＶＤ法を適用することに依り、厚さが例えば７０〔ｎ
ｍ〕であるＳｉＯ2からなる絶縁膜を形成する。
ｍ〕であるＳｉＯ2からなる絶縁膜を形成する。
【００２５】図１（Ｂ）参照 １−（７） エッチング・ガスを例えばＣＦ4 系ガスとするドライ・
エッチング法を適用することに依り、前記工程１−
（６）で形成したＳｉＯ2 からなる絶縁膜を異方性エッ
チングしてサイド・ウォール６を形成する。 １−（８） サイド・ウォール６が形成された後、更にエッチングを
継続し、Ｓｉ半導体基板１のエッチングを行なって、深
さが例えば５００〔Å〕の溝１Ａを形成する。
エッチング法を適用することに依り、前記工程１−
（６）で形成したＳｉＯ2 からなる絶縁膜を異方性エッ
チングしてサイド・ウォール６を形成する。 １−（８） サイド・ウォール６が形成された後、更にエッチングを
継続し、Ｓｉ半導体基板１のエッチングを行なって、深
さが例えば５００〔Å〕の溝１Ａを形成する。
【００２６】図２（Ａ）参照 ２−（１） ＣＶＤ法を適用することに依り、厚さが例えば２００
〔ｎｍ〕であるＢＳＧ膜７を少なくとも溝１Ａ内が充分
に埋まるように形成する。
〔ｎｍ〕であるＢＳＧ膜７を少なくとも溝１Ａ内が充分
に埋まるように形成する。
【００２７】２−（２） ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）
法を適用することに依り、温度１０００〔℃〕、時間１
０〔秒〕の熱処理を行なって、ＢＳＧ膜７からＳｉ半導
体基板１に対して硼素を拡散させてｐ型ソース領域８及
びｐ型ドレイン領域９を形成する。
法を適用することに依り、温度１０００〔℃〕、時間１
０〔秒〕の熱処理を行なって、ＢＳＧ膜７からＳｉ半導
体基板１に対して硼素を拡散させてｐ型ソース領域８及
びｐ型ドレイン領域９を形成する。
【００２８】図２（Ｂ）参照 ２−（３） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 系ガスとするドライ・エッチ
ング法を適用することに依り、ＢＳＧ膜７のエッチング
を行なって電極コンタクト・ホール７Ａを形成する。
エッチング・ガスをＣＦ4 系ガスとするドライ・エッチ
ング法を適用することに依り、ＢＳＧ膜７のエッチング
を行なって電極コンタクト・ホール７Ａを形成する。
【００２９】２−（４） スパッタリング法を適用することに依って、厚さを２０
〔ｎｍ〕〜６０〔ｎｍ〕の範囲で選択したＴｉ膜を形成
する。尚、Ｔｉ膜はＣｏ膜に代替しても良い。
〔ｎｍ〕〜６０〔ｎｍ〕の範囲で選択したＴｉ膜を形成
する。尚、Ｔｉ膜はＣｏ膜に代替しても良い。
【００３０】２−（５） 温度６５０〔℃〕、時間３０〔秒〕の熱処理を行なっ
て、Ｔｉ膜のシリサイド化を行なってチタン・シリサイ
ド（ＴｉＳｉ2 ）膜１０を生成させる。尚、ＢＳＧ膜７
上に形成されたＴｉ膜はシリサイド化されない。
て、Ｔｉ膜のシリサイド化を行なってチタン・シリサイ
ド（ＴｉＳｉ2 ）膜１０を生成させる。尚、ＢＳＧ膜７
上に形成されたＴｉ膜はシリサイド化されない。
【００３１】２−（６） ＮＨ3 溶液に浸漬してシリサイド化されなかったＴｉ膜
を除去してから、真空蒸着法、及び、リソグラフィ技術
を適用して厚さが例えば５００〔ｎｍ〕のＡｌ膜からな
るソース電極１１及びドレイン電極１２を形成する。
を除去してから、真空蒸着法、及び、リソグラフィ技術
を適用して厚さが例えば５００〔ｎｍ〕のＡｌ膜からな
るソース電極１１及びドレイン電極１２を形成する。
【００３２】本発明に於いては、前記実施の形態に限ら
れることなく、他に多くの改変を実現することができ
る。
れることなく、他に多くの改変を実現することができ
る。
【００３３】例えば、前記実施の形態では、ｐチャネル
ＭＯＳトランジスタを製造する場合について説明した
が、ＢＳＧ膜を例えばＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ）膜やＡＳＧ（ａｒｓｅｎｏｓ
ｉｌｉｃａｔｅ ｇｌａｓｓ）膜に代替すれば、ｎチャ
ネルＭＯＳトランジスタを容易に製造することが可能で
ある。
ＭＯＳトランジスタを製造する場合について説明した
が、ＢＳＧ膜を例えばＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ）膜やＡＳＧ（ａｒｓｅｎｏｓ
ｉｌｉｃａｔｅ ｇｌａｓｓ）膜に代替すれば、ｎチャ
ネルＭＯＳトランジスタを容易に製造することが可能で
ある。
【００３４】また、前記実施の形態では、Ｓｉ半導体基
板にバルクを用いているが、これはＳＯＩ（ｓｉｌｉｃ
ｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板に代替できるこ
とは勿論である。
板にバルクを用いているが、これはＳＯＩ（ｓｉｌｉｃ
ｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板に代替できるこ
とは勿論である。
【００３５】
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、基板に於けるソース領域形成予定部分並びにド
レイン領域形成予定部分に溝を形成し、溝が埋まるよう
に不純物含有ガラス膜を形成し、熱処理を行なって前記
溝内の不純物含有ガラス膜からＳｉ半導体基板中に不純
物を固相−固相拡散してソース領域及びドレイン領域を
形成する。
いては、基板に於けるソース領域形成予定部分並びにド
レイン領域形成予定部分に溝を形成し、溝が埋まるよう
に不純物含有ガラス膜を形成し、熱処理を行なって前記
溝内の不純物含有ガラス膜からＳｉ半導体基板中に不純
物を固相−固相拡散してソース領域及びドレイン領域を
形成する。
【００３６】前記構成を採ることに依り、ソース及びド
レインの接合を深くして寄生抵抗を低減させるようにし
ても、実効チャネル長の短縮はゲートに於けるサイド・
ウォールの厚さを調節することで抑止することが可能に
なり、従って、短チャネル効果も抑制することができ
る。
レインの接合を深くして寄生抵抗を低減させるようにし
ても、実効チャネル長の短縮はゲートに於けるサイド・
ウォールの厚さを調節することで抑止することが可能に
なり、従って、短チャネル効果も抑制することができ
る。
【００３７】また、基板に溝をほってから形成したソー
ス領域及びドレイン領域では、その溝の内側、即ち、側
面も底面もシリサイド化されるので、コンタクト抵抗が
低下すると共に電流路がソース領域及びドレイン領域の
深い部分でも流れるから寄生抵抗は大きく低減される。
ス領域及びドレイン領域では、その溝の内側、即ち、側
面も底面もシリサイド化されるので、コンタクト抵抗が
低下すると共に電流路がソース領域及びドレイン領域の
深い部分でも流れるから寄生抵抗は大きく低減される。
【００３８】このように、固相−固相拡散でソース領域
及びドレイン領域を形成する際の手段に簡単な改変を加
えることで、微細化したＭＯＳトランジスタに於ける電
流駆動能力の向上と短チャネル効果の抑制を同時に達成
することができる。
及びドレイン領域を形成する際の手段に簡単な改変を加
えることで、微細化したＭＯＳトランジスタに於ける電
流駆動能力の向上と短チャネル効果の抑制を同時に達成
することができる。
【図１】本発明に於ける一実施の形態を説明する為の工
程要所に於けるＭＯＳトランジスタを含む半導体装置を
表す要部切断側面図である。
程要所に於けるＭＯＳトランジスタを含む半導体装置を
表す要部切断側面図である。
【図２】本発明に於ける一実施の形態を説明する為の工
程要所に於けるＭＯＳトランジスタを含む半導体装置を
表す要部切断側面図である。
程要所に於けるＭＯＳトランジスタを含む半導体装置を
表す要部切断側面図である。
１ Ｓｉ半導体基板 １Ａ 溝 ２ ｎ−ウエル ３ フィールド絶縁膜 ４ ゲート絶縁膜 ５ ゲート電極 ６ サイド・ウォール ７ ＢＳＧ膜 ７Ａ 電極コンタクト・ホール ８ ｐ型ソース領域 ９ ｐ型ドレイン領域 １０ ＴｉＳｉ2 膜 １１ ソース電極 １２ ドレイン電極
Claims (4)
- 【請求項１】基板に於けるソース領域形成予定部分並び
にドレイン領域形成予定部分に溝を形成する工程と、 次いで、前記溝が埋まるように不純物含有ガラス膜を形
成する工程と、 次いで、熱処理を行なって前記溝内の不純物含有ガラス
膜からＳｉ半導体基板中に不純物を固相−固相拡散して
ソース領域及びドレイン領域を形成する工程とが含まれ
てなることを特徴とする半導体装置の製造方法。 - 【請求項２】ゲートの側面に絶縁膜からなるサイド・ウ
ォールを形成する為の異方性エッチングを継続して基板
に於けるソース領域形成予定部分並びにドレイン領域形
成予定部分に溝を形成する工程が含まれてなることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】ソース領域及びドレイン領域に形成された
溝内の側面及び底面の全面に亙って金属シリサイド膜を
形成する工程が含まれてなることを特徴とする請求項１
或いは請求項２記載の半導体装置の製造方法。 - 【請求項４】不純物含有ガラスがＢＳＧ或いはＰＳＧ或
いはＡＳＧの何れかであることを特徴とする請求項１乃
至３の何れか１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9259649A JPH1197688A (ja) | 1997-09-25 | 1997-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9259649A JPH1197688A (ja) | 1997-09-25 | 1997-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197688A true JPH1197688A (ja) | 1999-04-09 |
Family
ID=17336990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9259649A Withdrawn JPH1197688A (ja) | 1997-09-25 | 1997-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197688A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010002670A (ko) * | 1999-06-16 | 2001-01-15 | 김영환 | 반도체 소자 및 그 제조방법 |
| JP2006344942A (ja) * | 2005-05-09 | 2006-12-21 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| WO2008156182A1 (ja) * | 2007-06-18 | 2008-12-24 | Nec Corporation | 半導体装置及びその製造方法 |
| JP2009528698A (ja) * | 2006-02-28 | 2009-08-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 駆動電流を減少させずにしきい値をさらに安定させるトランジスタデバイス |
| JP2011176372A (ja) * | 2011-06-09 | 2011-09-08 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-09-25 JP JP9259649A patent/JPH1197688A/ja not_active Withdrawn
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