TWI495016B - 包括縮減高度之金屬閘極堆疊的半導體裝置及形成該半導體裝置之方法 - Google Patents

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Description

包括縮減高度之金屬閘極堆疊的半導體裝置及形成該半導體裝置之方法
本發明大致上係關於包含多個高微縮化電晶體元件的精密積體電路之製造，該等電晶體元件包括具有較高電容值之閘極結構，該閘極結構包含相較於如二氧化矽和氮化矽之傳統閘極介電質具有較高介電常數之高K值閘極介電質(high-k gate dielectric，高介電值閘極介電質)。
如中央處理單元、儲存裝置、特殊應用積體電路(application specific integrated circuit；ASIC)等先進積體電路的製造必須根據特定電路佈局於給定之晶片區域上形成大量之電路元件，其中場效電晶體代表一種重要的電路元件形式且實質決定了積體電路之效能。一般而言，目前有複數種實際運用之製程技術，其中，有鑑於MOS技術於運作速度及/或功率消耗及/或成本效益上之優異特性，對於許多種包含場效電晶體的複雜電路系統而言，MOS技術係目前最有前途的方法之一。於使用例如MOS技術之複雜積體電路製造過程中，數百萬個電晶體(例如：N通道電晶體及/或P通道電晶體)形成於包含結晶半導體層(crystalline semiconductor layer)之基板上。場效電晶體(與是否為N通道電晶體或P通道電晶體無關)通常包括由高摻雜區(稱為汲極和源極區)及配置鄰近於該高摻雜區之輕微摻雜區或未摻雜區(如通道區)的介面所形成之所謂PN接面(PN junction)。於場效電晶體中，該通道區之導電率(也就是，該導電通道之電流驅動能力)係由形成鄰近於通道區且藉由薄絕緣層與通道區分隔之閘極電極(gate electrode)所控制。一旦由於施加適當電壓於該閘極電極而形成導電通道，該通道區之導電率端視該摻雜物濃度、該電荷載體(charge carrier)之移動率(mobility)以及(對於電晶體寬度方向上所給定之通道區延伸而言)該源極與汲極間的距離(也稱為通道長度)而定。因此，合併施加控制電壓於該閘極電極之後立即於該絕緣層下方快速產生導電通道之能力，該通道區之導電率實質地影響MOS電晶體之效能。因此，由於產生通道之速度(端視該閘極電極之導電率而定)與通道之電阻率實質地決定該電晶體之特性，通道長度之微縮化及與其相關聯之通道電阻率縮減和閘極電阻率增加係用以加快積體電路操作速度之支配性設計準則。
目前，由於矽的獲得實質上並不受限制且在過去50年間矽和相關材料及製程之特性與經驗之集合均已廣為大家所了解，故此絕大多數積體電路係以矽為基礎。因此，矽仍然可能是未來世代的量產電路材料選項。矽在半導體裝置製造過程中具有支配性的一個原因：矽具有優異的矽/二氧化矽介面(silicon/silicon dioxide interface)特性，使得不同區彼此之間具有可靠的電性絕緣。由於矽/二氧化矽介面於高溫下相當穩定，因此容許接下來的高溫製程可達到所需之效能，舉例而言，於退火循環中激活摻雜物並且修復晶體損傷而無需犧牲該介面之電性特性。
對於以上所指出之理由，二氧化矽宜用作場效電晶體之閘極絕緣層以分隔該閘極電極(經常由多晶矽或其他含金屬材料所組成)和矽通道區。為了不斷改善場效電晶體之裝置效能，該通道區之長度持續地縮短以改善切換速度和電流驅動能力。由於該電晶體的效能係藉由施加於該閘極電極的電壓所控制以將該通道區之表面轉換至足夠高的電荷密度並用以對於給定之電源電壓提供所希求之驅動電流，所以必須維持一定程度的電容耦合(藉由該閘極電極、該通道區及配置於其間的二氧化矽所形成的電容器來提供)。這證明了縮短該通道長度必須增加電容耦合以避免於電晶體運作期間發生所謂的短通道行為(short channel behavior)。短通道行為可能導致漏電流(leakage current)的增加並導致該臨限電壓(threshold voltage)將視該通道長度而定。大幅度微縮化之電晶體具有相對較低的電源電壓並因此降低臨限電壓，在面對漏電流以指數上升的同時也需要增強該閘極電極至該通道區之電容耦合。因此，該二氧化矽層的厚度必須對應地降低以提供該閘極與該通道區之間所需之電容值。舉例而言，大約0.08微米(μm)的通道長度需要厚度大約1.2奈米(nm)的閘極介電質(由二氧化矽所製成)。雖然一般而言具有極短通道之高速電晶體元件宜用作高速之應用，而具有長通道的電晶體元件可用於較不關鍵之應用(如儲存用電晶體元件)，但是由於電荷載體直接穿隧(direct tunneling)通過氧化層厚度介於1至2奈米範圍內之極薄二氧化矽閘極絕緣層所造成的相對高漏電流將無法適用於效能驅動電路(performance driven circuit)的需求。
因此，已考慮將用作閘極絕緣層的二氧化矽予以取代，尤其係極薄二氧化矽閘極層。可能的替代材料包含具有明顯較高介電常數的材料，以便能形成具有較大實體厚度的閘極絕緣層並獲得等同極薄二氧化矽層之電容耦合。一般而言，以二氧化矽達到特定電容耦合所需之厚度稱作電容等效厚度(capacitance equivalent thickness,CET)。因此，乍看之下，獲得範圍在1奈米或更小的電容等效厚度的最直接方式係單純以高K值材料取代該二氧化矽。
因此，建議以高介電常數材料(如五氧化二鉭(Ta2 O5 ，K值大約25)、鈦酸鍶(SrTiO3 ，K值大約150)、氧化鉿(HfO2 )、氧化矽鉿(HfSiO)、氧化鋯(ZrO2 )與類似材料)取代二氧化矽。
此外，由於多晶矽可能於閘極介電質的介面附近遭遇電荷載體空乏(charge carrier depletion)，進而降低該通道區與該閘極電極之間的有效電容，故可藉由提供適當之導電材料作為閘極電極以取代常用之多晶矽材料來增進電晶體效能。因此，有建議一種閘極堆疊中，於其中，高K值介電材料基於與二氧化矽層相同之厚度提供增強之電容值，同時維持漏電流於可接受之水準。另一方面，可形成非多晶矽材料(如氮化鈦與類似材料)以連接至該高介電材料，藉此實質地避免空乏區(depletion zone)的出現。由於典型而言係期望電晶體有低臨限電壓(代表在該通道區形成導電通道的電壓)以獲得高驅動電流，所以一般而言個別通道之可控制性至少在鄰近該PN接面處需要明確側向摻雜物分佈(lateral dopant profile)與摻雜物梯度(dopant gradient)。因此，為了在形成個別的延伸區和深汲極區及深源極區之後引進其導電形式與餘留之通道與半導體區之導電形式相符之摻雜物種類以強化所產生之PN接面摻雜物梯度，通常藉由離子佈植形成所謂環狀區(halo region)。在此方法中，該電晶體之臨限電壓顯著地決定該通道之可控制性，其中對於縮減之閘極長度而言可觀察到該臨限電壓的顯著變異(variance)。因此，藉由提供適當之環狀佈植區可加強該通道之可控制性，也進而降低該臨限電壓的變異(也稱作臨限電壓衰減(roll-off))並且也降低電晶體效能隨著閘極長度的變動而產生之顯著變異。由於電晶體之臨限電壓顯著地由該含金屬閘極材料之功函數(work function)所決定，故必須適當調整對於所考慮之電晶體的導電率形式相關的有效功函數。
除了增加該閘極電極至該通道區的電容耦合及降低整體閘極電阻之外，已試圖發展更進一步技術以進一步增強以矽為基礎的場效電晶體之效能。一種可行的方式為改變矽晶體之晶格結構，因為，適當地於該電晶體的通道區中產生應變可增進其間之電荷載體移動率(亦即電子移動率或電洞移動率)，也進而增進電流驅動能力。舉例而言，對於該矽材料的標準晶體組構，亦即(100)表面定向且具有沿著<110>晶體軸定向之通道長度方向者而言，沿著該電晶體長度方向的張力應變(tensile strain)可增進電子移動率，同時沿著該電晶體長度方向的壓縮應變可增進電洞移動率。因此，為了個別增強電晶體效能，已發展複數種製程技術以局部提供所希求之應變形式。
一種經常使用的有效方式，其關於在完成基本電晶體結構之後於該通道區附近配置高應變介電材料。舉例而言，該層間介電材料的一部份(例如：欲於該層間介電材料中圖案化接觸開口的蝕刻停止層)可配置成接近該電晶體結構且可充當機械應變(mechanical strain)的來源，該機械應變可被轉換至通道區中以於其中產生所希求的應變形式。該介電材料的內部應力位準(stress level)的形式與強度可由沉積參數控制，其中例如氮化矽可基於具有高內部壓縮應力(compressive stress)與抗張應力(tensile stress)之電漿增強沉積技術而有效地被沉積。雖然於個別電晶體元件上設置應力介電材料可提供顯著的效能增強，但是該應變誘導機制的總體效率可由配置成接近於該通道區之介電材料及其內部應力位準所決定。然而，經證明，該內部應力位準之強度及所沉積材料的數量可明顯視所考慮的沉積技術之沉積特性而定，其中，尤其對於精密裝置幾何形狀而言，可能會被施加與沉積相關之限制條件，從而限制了該應變誘導機制的效率。舉例而言，於高微縮化電晶體元件中獲得之明確表面形貌(surface topography)可由鄰近的電路元件之間縮減之距離及該等閘極電極結構縮減之高度所決定，也可於定義汲極區和源極區的過程中由離子阻擋效應(ion-blocking effect)決定。因此，雖然有用以增強電晶體效能(例如：藉由降低閘極電阻來增加電容耦合且增強通道區中的電荷載體移動率)之有效製程技術，但是經證明，傳統製程技術無法顯著地增強此些機制之一個或更多個的效果，而同時不會降低其他一個或更多個機制的效能。
本發明係關於可避免或至少降低上述一個或更多個問題的影響之多種不同方法與裝置。
以下為本發明內容之簡要說明，係用以提供對於本發明之一些態樣之基本了解。此簡要說明並非本發明之徹底概觀，且並未為識別本發明之關鍵或關鍵性元件，或者描繪本發明之範疇。此簡要說明之唯一目的係以簡化的型式來表達一些概念以作為稍後之詳細敘述之前置說明。
本發明大致上係關於半導體裝置及形成該半導體裝置之方法，藉由在沉積該應力介電材料之前適當地縮減閘極高度，可將精密閘極電極與增強之應變誘導機制共同使用於該半導體裝置中，而不會對形成該汲極和源極區之製程造成負面的影響也不會造成閘極導電性之過度縮減。因此，於一些實施態樣中，具有高K值介電材料之金屬閘極堆疊可在深汲極與源極區形成期間與遮罩材料共同設置以遵守所要求之離子阻擋特性，其中在提供應力介電材料之前可於任何適當之製造階段移除至少部份之遮罩材料，因此該應力介電材料可設置於較不明確的表面形貌(less pronounced surface topology)之基礎上，同時該應力介電材料也可設置成更接近該通道區。
本文中所揭露之一個說明方法包括於半導體層上形成電晶體之閘極電極，其中該閘極電極包括高K值介電層、形成於該高K值介電層上之含金屬材料及形成於該含金屬材料層之上的遮罩材料。該方法復包括利用該閘極電極作為佈植遮罩以於該半導體層中形成汲極和源極區，且移除該閘極電極之遮罩材料之至少一部份以縮減該閘極電極之高度。此外，該方法包括於該汲極和源極區及縮減高度之閘極電極之上形成應變誘導介電層，其中該應變誘導介電層於該電晶體之通道區中產生應變。
下文中所揭露之進一步說明方法包括於半導體層之上形成第一電晶體之第一閘極電極，其中該第一閘極電極包括高K值介電材料及第一含金屬材料。此外，該方法包括形成第二電晶體之第二閘極電極，其中該第二閘極電極包括高K值介電材料及第二含金屬材料。再者，以佈植摻雜物種類且利用該第一和第二閘極電極作為佈植遮罩將該第一和第二電晶體之汲極和源極區定義於該半導體層中。再者，該方法包括在定義該汲極和源極區之後縮減該第一和該第二閘極電極之高度，且於縮減高度之該第一閘極電極之上形成第一應變誘導層以及於縮減高度之該第二閘極電極之上形成第二應變誘導層，其中該第一和該第二應變誘導層產生不同之應變類型。
下文中所揭露之一個說明半導體裝置包括第一電晶體，該第一電晶體包括閘極電極，該閘極電極包括高K值閘極介電材料及形成於該高K值閘極介電材料上之含金屬電極材料。該電晶體復包括形成於半導體層中之汲極和源極區，其中應變誘導介電材料形成於該含金屬電極材料上。
多個說明實施例描述如下。為了清楚起見，並未將實際實施之所有特徵皆描述於本說明書中。將當然體會到，於任何此種實際實施例的研發中，必須做出許多特定之實施決定以達到研發人員之目標，如遵從與系統相關或與商業相關之限制條件，該限制條件隨著實施之不同而有所變化。此外，將體會到此種研發之投入非常複雜且耗時，但對於在所屬技術領域中具有通常知識者而言仍可得益於本發明所揭露之內容。
本發明之內容將參照附圖進行描述。該等圖示中之多個結構、系統及裝置僅為了說明起見而示意地描繪，以免模糊本發明之內容。但是，該等附圖係被包含以描述並說明本發明內容之說明範例。下文中所用之用字和措辭應為熟習相關技術領域之人士所了解和理解以對於該些字辭具有一致之了解。沒有特別定義之名詞或措辭，亦即與熟習相關技術領域之人士所了解之通常和慣用意義不同之定義，係意指下文中該等名詞或措辭之一致性用法。具有特別意義如特別定義之名詞或措辭，也就是不同於熟習此技藝之人士所理解之意義，將於本說明書中提供明確之說明。
本發明係關於方法和裝置，其中包含高K值介電材料及含金屬導電材料之精密閘極電極結構可形成為具有縮減之高度，同時仍然於用以定義該汲極和源極區之佈植製程期間提供所需之離子阻擋效應。因此，於下文所揭露之說明實施例中，該金屬閘極堆疊可基於如多晶矽之適當遮罩材料而形成，而該遮罩材料可於該汲極和源極佈植製程之後的任何適當製造階段被移除，其中，於一些說明實施例中，可藉由例如化學機械研磨(chemical mechanical planarization or polishing；CMP))停止層或蝕刻停止層的形式來提供用以控制該移除製程的材料，進而提供增強之總體製程均勻度且大致上不影響該含金屬電極材料之完整性。於一些態樣中，可藉由額外提供填充材料以有效率地完成該遮罩材料之移除，其中，該填充材料可與該遮罩材料共同地減少高度，進而於材料移除製程期間提供所希求之高度機械完整性(high degree of mechanical integrity)。於此情形下，該控制層可對於該移除製程之終點提供適當的判斷，並且也可有利於用於接下來的製造階段(如剩餘填充材料之移除、金屬矽化物之形成及類似製程)中。因此，由於該含金屬電極材料之高導電率，該縮減之閘極高度大致上對於該總體閘極電阻不會有負面的影響，基於該縮減之閘極高度所造成之表面形貌使得高應力介電材料能夠基於明顯複雜的沉積限制條件而沉積，同時也將該通道區設置成接近該電晶體元件。
再者，於下文中所揭露之一些說明態樣中，於存在該填充材料時藉由適當地退火特定之電晶體(如N通道電晶體)，可有利於將該填充材料或該填充材料之至少一部份用以誘導該通道區中之額外應變，造成該汲極和源極區域之應變重生(strained re-growth)，使電晶體效能進一步增強。因此，該縮減之閘極高度可增強沉積條件和該應變誘導機制之總體效率，也可在降低該閘極電極之邊緣電容(fringing capacitance)的同時大致上不會對該閘極電極之串聯電阻有負面影響。此外，可藉由適當地排列該總體製程流程來應用額外之應力記憶技術(stressed memorization technique)而不會增加製程之複雜度。
第1a圖示意地說明半導體裝置100之剖面圖，該半導體裝置100包括基板101和形成於該基板101上之半導體層102(例如：矽層、含矽層及類似層)，該半導體層102可經組構以便於其中或其上形成半導體元件。舉例而言，如先前所說明，由於矽之特性為大眾所熟知且取得容易，故複雜之積體電路可基於矽來製造。然而，應了解到，含矽半導體層被理解為依據該總體製程和裝置需求而合併其他零件(如鍺、碳、錫、變化之摻雜物種類等級及其他雜質材料(impurity materials))之材料。於一些說明實施例中，該半導體層102可形成於埋置絕緣層(未顯示)上，進而定義半導體或絕緣體上矽(silicon-on-insulator；SOI)組構，同時於其他情形下，該半導體層102可代表該基板101之大致結晶材料之上部。於其他情形下，SOI組構和“塊體(bulk)”組構(也就是於組構中，該半導體層102之厚度明顯大於形成於其中之任何元件之深度)可共通地設置於該裝置100之不同裝置區中。
再者，該半導體層102可包括主動區102A，該主動區102A被理解為用以於其中及其上分別形成具有汲極和源極區及通道區之電晶體元件之適當摻雜半導體區。於第1a圖所示之製造階段中，該裝置100可包括包含閘極電極結構160之電晶體150，該閘極電極結構160可包括將該閘極電極160與通道區151電性絕緣之閘極絕緣層161。該閘極絕緣層161可包括被理解為具有相對介電常數(relative permittivity)為10或更高之高k值介電材料。舉例而言，該閘極絕緣層161可包括一個或更多個上述材料(如以鉿或以鋯為基礎之介電材料)，進而以類似之層厚度相較於傳統上所使用之二氧化矽閘極介電質明顯地增加該閘極電極160和該通道區151之間的電容值。舉例而言，該閘極絕緣層161可具有大約15至25埃()之厚度以用於更精密之應用。
該閘極電極160復包括含金屬材料162，其中該含金屬材料162之至少一部份(如與該閘極絕緣層161接觸之部分162a)具有經調整之第一功函數以便將費米能階相關於該通道區151中之摻雜矽材料之能帶間隙(band gap)適當地置放。因此，如果該電晶體150代表N通道電晶體，則可例如以金屬合金形式設置該第一部份162a而使得該第一部份162a具有鄰近該能帶間隙上緣之費米能階，該金屬合金可包含於第二部份162b中且可用以對P通道電晶體提供適合之功函數。然而，應體會到，於其他情形下，如果該含金屬材料162之功函數提供所希求之費米能階，則該含金屬材料162可代表大致上連續之金屬元件。適當地選擇該材料162或該材料162之至少一部份162a之功函數，該電晶體150之臨限電壓可維持於低準位，進而基於例如前述之環狀佈植製程提供用以增強該通道控制之可能性。
該閘極電極160復包括遮罩材料163，於一些說明實施例中，可以多晶矽之形式提供該遮罩材料163，進而提供對於用以形成金屬閘極之傳統製造技術之高度相容性。於其他說明實施例中，該遮罩材料163可設置為其他任何適當材料之形式(如二氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、碳化矽(silicon carbide)、碳材料及類似形式之介電材料)，視總體製程策略而定。於一個說明實施例中，該遮罩材料163可包括材料層163A，將該材料層163A置放成使得該遮罩材料163之一部份163B與該實際電極材料162分離，其中該材料層163A(也可稱作移除控制層)可具有相較於該部份163B為不同之材料特性，以便能夠於稍後之製造階段中控制該部份163B之移除製程。舉例而言，該部份163B可由多晶矽構成，同時該材料層163A可由二氧化矽、氮化矽及類似材料所構成。因此，於例如以化學機械平坦化或研磨(CMP)及/或蝕刻製程移除該部份163B時，該層163A可提供所希求之停止能力或至少提供終點偵測能力(endpoint detection capability)，用以於該部份163B之移除期間增強總體均勻度且大致上不會犧牲該電極材料162之完整性。一般而言，該遮罩材料163(例如：以該部份163B和163A之形式)可提供足夠之閘極高度以便於該主動區102A中之汲極和源極區形成期間大致上避免該通道區151之過度摻雜(undue doping)。再者，於所示之製造階段中，該閘極電極160復包括經適當設計之偏移間隔件164(offset spacer)，該偏移間隔件164可提供為具有適當寬度之二氧化矽材料之形式，以便調整汲極和源極延伸區152E之偏移，其中，該汲極和源極延伸區152E可基於佈植製程103而定義。
如第1a圖所示之半導體裝置100可根據下列製程而形成。最初，溝槽絕緣結構(trench isolation structure；未顯示)可基於已完善建立之技術而形成，包含微影、蝕刻及沉積製程。其後，可實施適當之佈植製程以定義該主動區102A，例如：與通道摻雜有關或類似之製程。接下來，該高K值介電材料可基於適當之沉積技術而形成，其中層厚度可維持在用於精密裝置之上述特定範圍內。其後，該含金屬材料162可基於化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)及類似技術而沉積形成。舉例而言，於第一步驟中，沉積該部份162a之材料且以適當之方式處理該部份162a之材料以提供所希求之電子特性，如前所述。由於其他裝置區可能需要其他特性，所以可沉積額外之材料，例如：部份162b及類似部份，其中也可產生大致上平坦之表面形貌以增強該裝置100之進一步處理程序。其後，可沉積該遮罩材料163，其中，於一個說明實施例中，可將該材料層163A提供為具有相較於該部份163B為不同之材料特性。舉例而言，於沉積該部份163B(如多晶矽)之前可沉積能夠提供足夠的CMP停止或蝕刻停止能力之氮化矽、二氧化矽、氮氧化矽或其他任何適當材料，以提供對於傳統製程技術之高度相容性。於其他實施例中，如二氧化矽、氮化矽及類似之其他任何材料可用於該部份163B，同時該材料163A與該部份163B的材料組成不同以提供所希求之停止或控制特性。因此，所形成之閘極層堆疊具有被認為適合在稍後之製造階段中形成深汲極和源極區域之厚度。
接下來，利用精密微影技術將該閘極層堆疊圖案化，其中，例如該遮罩材料163或該遮罩材料163之一部份(如部份163B)可用作硬式遮罩(hard mask)材料，並可基於抗蝕遮罩(resist mask)藉由已完善建立之矽蝕刻技術將該遮罩材料163或該遮罩材料163之一部份圖案化，以便將該部份163B圖案化(當由多晶矽所構成時)，其中該材料層163A係可作為有效的蝕刻停止層。其後，可選擇適當之蝕刻化學性質以便蝕刻該層163A和該含金屬材料162。最後，為了得到該閘極絕緣層161，可將該高K值介電材料圖案化。其後，於佈植製程103之後，可藉由沉積及非等向性蝕刻技術形成該偏移間隔件元件164。應體會到，可實施用以如前所述般定義環狀區之額外佈植製程。
第1b圖示意地說明於進一步先進製造階段中之半導體裝置100，如先前所說明，該電晶體可包括形成於該偏移間隔件164上之間隔件結構154，其中可設置一個或更多如間隔件154B之個別間隔件元件及適當之蝕刻停止材料154A。該間隔件結構154可與剩餘之閘極電極160共同作為佈植遮罩來定義該汲極和源極區152之側向分佈，其中該間隔件結構154具有足夠的高度以大致上避免過度之摻雜物種類混入該通道區151中。應體會到，最終為了得到所希求之汲極和源極之側向或垂直分佈，該間隔件結構154可具有其他任何於多個製造階段中適當之組構以便進行中間之佈植製程(如該製程104)。
第1c圖示意地說明於移除製程105期間之半導體裝置100，該半導體裝置100可經設計以縮減該閘極電極160之高度。於所示之實施例中，為了於該移除製程105期間增強該閘極電極160之機械完整性，可提供填充材料106以至少側向包覆該閘極電極160。於一些說明實施例中，可提供任何適當之材料進而能夠控制移除該遮罩材料163之至少一部份。舉例而言，可基於已完善建立使用方法之CMP技術將二氧化矽、氮化矽及類似材料有效地移除，其中，於平面化過程之後，也可以高度之製程均勻度將一部份之閘極電極160移除。於其他說明實施例中，該移除製程105也可包括蝕刻製程，例如用以將該表面形貌平面化及將該閘極電極160上方之填充材料106之至少一部份移除。
該填充材料106可基於任何適當之沉積技術(如CVD)、旋塗技術(spin-on techniques)及類似技術而形成。舉例而言，如果認為聚合物材料之機械特性係適合於該移除製程105，則可於提供該填充材料106之後使用有效之旋塗方法以得到較不明確之表面形貌，接著藉由CMP以有效之方式將該表面形貌平面化，並進而移除一部分之遮罩材料163。如先前所說明，於一些說明實施例中，該材料層163A可於該移除製程105期間提供適當之停止或控制特性，例如在該層163A之暴露後將該移除速率減緩，而可提供高度之遍及基板(across-substrate)均勻度。舉例而言，可將選擇性的CMP方法利用於矽、氮化矽、與二氧化矽有關或與氮化矽有關及類似之材料。
第1d圖示意地說明在該移除製程105後之該半導體裝置100，於該移除製程105期間至少可移除一部份之遮罩材料163。因此，該閘極電極160現在可具有明顯縮減之高度且現在可表示為閘極電極160R。類似地，於所示之製造階段中，該填充材料106之剩餘部分(表示為106R)可側向包覆該閘極電極160R。再者，於第1d圖所示之實施例中，該停止或控制材料層163A仍可存在，但卻具有縮減之厚度，視乎該移除製程105之總體製程特性及該層163A之停止或控制能力而定。舉例而言，該層163A可具有足夠厚度，使得在該層163A暴露之後，由於該層163A之移除速率減緩，故所需之過度蝕刻或研磨時間不會造成下方含金屬材料162被暴露出來。因此，可於該製程105期間保持該材料162之進一步處理程序之完整性。因此，於一些說明實施例中，可基於適當之選擇性蝕刻製程將該剩餘材料106R移除，其中該層163A可提供所希求之下方含金屬材料162之完整性。其後，可藉由例如適當之選擇性化學蝕刻方法將該層163A移除，而不會過度地影響下方之材料。於其他說明實施例中，在移除該材料106R之後，可形成如稍後將參照第1g至1h圖加以詳細討論之金屬矽化物，其中由於維持了閘極電極材料162之完整性，故該材料層163A也可提供增強之製程效率。於一些說明實施例中，當該填充材料106具有不同於該間隔件結構154之蝕刻特性時，可選擇性地移除該剩餘材料106R至殘餘之該間隔件結構154。於進一步說明實施例中，該間隔件元件154B可由大致上與該填充材料106相同之材料所構成或可至少具有類似的蝕刻特性，進而能夠將該剩餘材料106R和間隔件元件154B同時移除。
第1e圖示意地說明於進一步先進製造階段中之半導體裝置100。如圖所示，可將應變誘導層130形成於該電晶體150之上並且也因此形成於該縮減之閘極電極160R之上，其中可選擇該層130之內部應力等級(internal stress degree)以於該通道區151中得到所希求之應變類型。如先前所討論，於該層130之沉積期間，明顯縮減之表面形貌可具有較少之限制沉積條件(restrictive deposition condition)，藉此能夠提供厚度增加之層130，也因此增加於該通道區151中所得到之應變量(amount of strain)。再者，由於該閘極高度縮減，故相較於仍存在有大量多晶矽材料的傳統半導體裝置，設置於該閘極電極160R上方之該層130之應力材料可置放成更接近該通道區域151。於第1e圖所示之說明實施例中，可能如先前所討論者例如已於常見用以移除該剩餘材料106R之蝕刻製程期間將該間隔件元件154B移除，從而將該層130之高應力材料置放成具有相關於該通道區151為縮減之側向距離。此外，如先前所說明，當希求透過該閘極電極160R之更進一步增強應變轉換機制時，可於沉積該層130之前將該材料層163A移除。於其他情形下，該層163A於形成該應變誘導層130之製程序列(process sequence)期間可被維持且作為用以維持完整性之蝕刻停止材料。
其後，如同稍後將參照第2a至2f圖所描述，藉由進一步沉積層間介電材料(interlayer dielectric material)及圖案化該層間介電材料以建立與個別電晶體區域之接觸，可繼續進一步之處理程序。
第1f圖根據進一步說明實施例示意地說明該半導體裝置100。如先前所說明，於存在堅硬材料層之條件下，可藉由將該汲極和源極區152中大致非結晶(amorphized)之區域再結晶(re-crystallizing)以完成有效之應變誘導機制(例如：對於N通道電晶體而言)，因而造成該汲極和源極區152中再結晶材料之應變狀態(strained state)。因此，於提供該填充材料106之前，經適當設計之非結晶佈植製程可實施於任何適當之階段，且避免任何額外之熱處理(heat treatment)以便將該汲極和源極區152維持在大致非結晶之狀態(如152A所表示)。因此，為了得到所希求之應變狀態，該填充材料106可具有適當之材料特性以避免該部份152A的體積因再結晶而減少。舉例而言，該填充材料具有氮化矽材料之形式。
於退火製程107期間，可完成該汲極和源極區152之應變狀態，其也可造成該通道區151中之個別應變，如前所述，即便該填充材料106於稍後之製造階段中被移除亦然。應體會到，於其他說明實施例中，該退火製程107可實施於例如第1d圖所示的稍後之製造階段，使得該剩餘材料106R可作為堅硬材料以得到所希求之汲極和源極區152應變狀態。因此，如果欲將應力記憶技術施加於電晶體150，則可藉由適當置放退火製程107於該總體製程流程中，並可結合個別之非結晶佈植，使得該填充材料106也可作為堅硬材料，從而進一步增加由該層130所得到的通道區151中總體應變，藉此避免任何額外之製程複雜度。
參照第1g至1h圖，將描述其他之說明實施例，其中可於多個製造階段實施矽化製程，視乎總體製程策略而定。
第1g圖示意地說明於沉積該填充材料106前之裝置100，其中，如果需要，金屬矽化物區157可額外地形成於該汲極和源極區中，同時當該遮罩材料163包括多晶矽材料時也可將金屬矽化物區157設置於該閘極電極160的遮罩材料163中。如此，如果將金屬矽化物形成於該汲極和源極區152中，則可高度相容於傳統製程技術，其中，如果於該金屬矽化物區157的形成期間所實施之進一步製程及稍後的製造階段可能造成額外之金屬擴散，則該材料層163A可額外地提供該含金屬材料162之完整性。因此，雖然可應用已完善建立之製程策略，但是可增強該閘極電極160中之金屬的完整性。
第1h圖根據另一說明實施例示意地說明該裝置100，其中自如第1d圖所示之製造階段開始，可將該剩餘材料106R與例如該外側間隔件元件154B一併移除，同時該材料層163A仍存在於縮減之該閘極電極160R之頂部。因此，於接下來的矽化製程期間，可維持該材料162之完整性，同時將該金屬矽化物區157以自我校準之方式形成於該汲極和源極區152中。其後，可將該層163A移除或保留，視乎製程策略而定。
參照第2a至2g圖，現在將描述進一步說明實施例，其中電晶體可具有縮減高度之金屬閘極，且該等電晶體具有不同導電性類型，同時也可形成具有內部應力之應變誘導層，其中可適當地選擇初始閘極高度以便大致避免過度之通道摻雜(undue channel doping)。
第2a圖示意地說明包括基板201之半導體裝置200，可於該基板201之上形成半導體層202。此外，可於該層202中設置隔離結構208，從而定義第一主動區202A和第二主動區202B。再者，可於該等主動區202A、202B上形成包括高K值介電材料之閘極介電質261，接著於該第一主動區202A之上形成一個或更多個如電極材料262A之含金屬電極材料，同時可將第二電極材料262B形成於該材料262A上及該第二主動區202B之上。關於目前為止所述之元件，可將如同先前對於該裝置100所述之相同準則予以應用。於所示之說明實施例中，該等主動區202A、202B可設計成用以接收不同導電性類型之電晶體元件。因此，如先前所述，該電極材料262A可設置成對該主動區202A(例如：代表N通道電晶體)而言具有適當之功函數，同時該材料262B可設置成對該區域202B(可代表P通道電晶體)而言具有適當之功函數。然而，應體會到，該等電極材料262A、262B之配置僅為說明性質並且可選擇其他任何組構，例如選擇性地於個別主動區域之上設置該等材料262A、262B及/或於該等材料262A、262B之上設置常見之“平面化(planarization)”電極材料層，以得到較好之表面形貌及類似者。舉例而言，於實施例中所示，該材料262B也可作為平面化材料，其係於接下來的製程步驟(例如：CMP)中被平面化，以便得到大致上平坦之表面形貌，其中該等材料262A、262B可存在於該區202A之上的同時，僅有該材料262B可設置於該區域202B之上。
第2b圖示意地說明於進一步先進製造階段中之該裝置200，其中停止或控制材料層263A可提供作為遮罩材料263之一部份，該遮罩材料263可額外包含至少一個相較於該材料層263A具有不同材料組成之部份263B。舉例而言，只要能夠得到與用以於稍後製造階段中移除一部份材料263之製程有關的個別控制或停止能力，任何適當之材料皆可用作該等部份263A、263B。該材料263可基於如先前所述有關於該材料163之製程技術來形成。
第2c圖示意地說明於進一步先進製造階段中之半導體裝置200。如圖所示，第一電晶體250A(例如：N通道電晶體)和第二電晶體250B(如P通道電晶體)可包含有閘極電極260，該閘極電極260可具有如先前所述有關於該閘極電極160之相似組構。再者，間隔件結構254可形成於該等閘極電極260之側牆上且汲極和源極區252可形成於該等個別主動區202A、202B中。
包括該等電晶體250A、250B之半導體裝置200可基於如先前所述之類似製程技術而形成。也就是說，可依照先前所討論之技術將該等閘極電極260圖案化，接著為了定義該等汲極和源極區域252，以中間之佈植製程形成該間隔件結構254。如圖所示，於一個說明實施例中，該電晶體250B(代表P通道電晶體)處於汲極和源極區252係為大致結晶狀態(crystalline state)之狀態。因此，可於形成該電晶體250A的深汲極和源極區之前，以接下來的退火製程形成該電晶體250B之汲極和源極區252，以便將佈植所導致之損傷再結晶。另一方面，可對該電晶體250A實施非結晶化佈植，進而於混入實際摻雜物種類之前或之後於該等汲極和源極區域252中得到大致非結晶之部份252A。因此，於進一步製程期間，可利用填充材料將大致非結晶之部份252A於應變狀態中再結晶，該填充材料也用以縮減該等閘極電極260之高度。
因此，可沉積如氮化矽之適當填充材料以包覆該等電晶體250A、250B，且為了將該等部份252A再結晶而實施退火製程的同時，大致上不會過度地影響該電晶體250B中之摻雜物分佈。由於該等電晶體250B之汲極和源極區252已大致為結晶狀態，故於此情形下可避免產生明顯之應變。另一方面，如先前所述，該電晶體250A中可產生明顯之應變。適當之退火技術可包含以雷射為基礎或以閃光為基礎(flash-based)之退火製程，其中有效之退火時間適度地短，進而維持低度之摻雜物擴散。
於其他說明實施例中，於沉積該填充材料之後，可實施如先前所述之移除製程，用以同時移除一部份之填充材料並且縮減該閘極高度，同時利用該材料層263A作為有效之停止材料。
第2d圖示意地說明於上述製程序列後之半導體裝置200。因此，可將填充材料206R設置成側向鄰近該等閘極電極結構260，且如260R所代表可具有縮減之高度。此外，為了得到所希求之電晶體250A中汲極和源極區252之應變狀態，可實施退火製程207將大致非結晶之部份252A再結晶。
於其他說明實施例中，如果不希求該電晶體250A中額外之應變，則於該填充材料206R形成之前及其移除之後，可於任何適當之製造階段實施該退火製程207。其後，可繼續如先前所述有關於裝置100之進一步處理程序。舉例而言，如先前所說明，可將該填充材料206R與例如一部份之間隔結構254一併移除。
第2e圖示意地說明於上述製程序列後之裝置200，其中該材料層263A或該材料層263A之至少一部份可提供下方含金屬材料262A、262B之完整性。此外，如果需要，該裝置200可經受用以針對每一個電晶體250A、250B形成矽化物區且提供高應力介電材料的製程序列，以便個別地增強該等電晶體之效能。
第2f圖示意地說明於進一步先進製造階段中之裝置200，其中可於該等汲極和源極區252中形成金屬矽化物區257，同時該層263A可大致避免產生矽化物及與含金屬材料262A、262B之材料組成的互動。再者，可於該電晶體250A之上形成應變誘導層230，進而提供所希求之應變類型，其中縮減高度之閘極電極可提供增強之沉積條件及較好之應變誘導機制。類似地，為了增強該電晶體250B之效能，應變誘導層240可形成於該電晶體250B之上，以便產生不同之應變類型。舉例而言，已完善建立之圖案化制度可用以將該等層230、240設置於個別電晶體250A、250B之上，該圖案化制度有關於藉由微影和蝕刻技術之方式沉積該等層230、240其中一者且個別地移除該等層230、240不想要之部份。因此，於移除該應力誘導材料不想要之部份之期間，該層263A可提供下方電極材料增強之完整性。其後，可以微影和蝕刻製程技術沉積該等層230、240較高的一者及該等層230、240不想要之部份，應體會到，可額外地提供適合之蝕刻停止或蝕刻控制材料以增強用以形成該等層230、240之總體製程序列。
第2g圖示意地說明於進一步先進製造階段中之半導體裝置200，其中層間介電材料245以例如二氧化矽及類似之形式設置於該等應變誘導層230、240之上。再者，為了連接至接觸區域(如該等汲極和源極區252或該等電晶體250A、250B之閘極電極260R)，可設置接觸元件246以便延伸穿過該材料245和該等層230、240。該等接觸元件246可包括任何適當之導電材料(如鎢、銅、鋁、鎳及類似材料)，或者合併適當之阻障材料。
如第2g圖中所示之半導體裝置200可基於已完善建立之製程技術而形成，其中，由於用以形成接觸開口之多種高度並未如傳統製程策略(於其中係使用明顯較大之閘極高度)中明顯，故縮減高度之閘極電極260可額外提供增強之製程均勻度。因此，於沉積該材料245之後，可利用已完善建立之微影技術將該材料245圖案化，其中該等層230、240可用為蝕刻停止材料。其後，可以適當之製程對這些層形成開口，其中也可將該層263於該蝕刻製程之最終過程中形成開口。
因此，本發明提供藉由提供精密之金屬閘極結構合併應變誘導介電層以增強電晶體效能之技術，其中為了增強應變誘導機制且不須增加通道摻雜，於定義該深汲極和源極區之後可有效地縮減閘極高度。因此，於一些說明實施例中，為了於用以在稍後之製造階段中縮減閘極高度之移除製程期間提供增強之製程均勻度，該初始閘極堆疊可包括停止層或控制層。於一些說明態樣中，可使用填充材料，且該填充材料也可於用以進一步增強該應變(例如：N通道電晶體)之再結晶製程期間作為有效之罩蓋層(cap layer)。
以上所揭露之特定實施例僅為說明，本說明書中所教示之內容使得本發明以不同但等效之方式所作之修改和實現對於在所屬技術領域中具有通常知識者而言皆清楚明瞭。舉例而言，上述該等製程步驟可以不同之順序實施。再者，除了如下所述之申請專利範圍之外，本說明書所示並未意圖限制建構或設計之細節。因此，可明白到以上所揭露之特定實施例可進行更動或修改，且所有的變動皆落於本發明之範疇與精神內。因此，本說明書所尋求之保護係如下所述之申請專利範圍。
100、200．．．半導體裝置
101、201．．．基板
102．．．半導體層
102A．．．主動區
103．．．佈植製程
104．．．製程
105．．．移除製程
106、206R．．．填充材料
107、207．．．退火製程
150、250A、250B．．．電晶體
151．．．通道區
152、152A、252．．．汲極和源極區
154、254．．．間隔件結構
154A、154B．．．間隔件元件
157、257．．．金屬矽化物區
160．．．閘極電極結構
160R、260、260R．．．閘極電極
161．．．閘極絕緣層
162．．．含金屬材料
163、263、263B．．．遮罩材料
163A、163B．．．部份遮罩材料
164．．．偏移間隔件
202、245．．．層
202A．．．第一主動區
202B．．．第二主動區
208．．．隔離結構
230、240．．．應變誘導層
246．．．接觸元件
252A．．．汲極和源極區域
261．．．閘極介電質
262A、262B．．．電極材料
263A．．．停止或控制材料層
藉由參照以下說明書內容並配合附加圖式可了解本發明所揭露之內容，其中類似的元件以類似之參考編號代表，且其中：
第1a至1e圖，根據說明實施例示意地說明電晶體於多個製造階段期間之剖面圖，其中包含高K值介電材料之金屬閘極之高度在汲極和源極區形成之後可縮減，以增強介電材料之應變效應；
第1f圖，根據另一進一步實施例示意地說明於中間之製造階段期間之電晶體剖面圖，其中填充材料可額外用以於該通道區中提供增強之應變；
第1g至1h圖，根據另一進一步實施例示意地說明於多個製造階段期間之電晶體，其中金屬矽化物區裝設於該閘極電極之不同高度狀態；以及
第2a至2g圖，根據另一進一步實施例示意地說明包含不同導電性類型之電晶體於多個製造階段期間形成具有縮減高度之高K值介電材料之金屬閘極及形成應變誘導層之剖面圖。
雖然本發明可容易作各種之修飾和替代形式，但是其特定實施例已例示於圖式中且詳述於下文中。然而，應了解到下文中對於特定實施例之圖式及詳細說明並非意圖限制本發明為所揭示之特定形式，反之，本發明將涵蓋落於如所附申請專利範圍內所界定之精神和範疇內之所有修飾、等效和替代內容。
100．．．半導體裝置
151．．．通道區
152．．．汲極和源極區
157．．．金屬矽化物區
160R．．．閘極電極
162．．．含金屬材料
163A．．．部份遮罩材料

Claims (21)

  1. 一種形成半導體裝置的方法，該半導體裝置包括縮減高度的金屬閘極堆疊，該方法包括：於半導體層之上形成電晶體之閘極電極結構，該閘極電極結構包括高介電常數值介電層、形成於該高介電常數值介電層上之含金屬材料、及形成於該含金屬材料之上之遮罩材料；利用該閘極電極結構作為佈植遮罩從而於該半導體層中形成汲極和源極區；移除該閘極電極結構之該遮罩材料之至少一部份以縮減該閘極電極結構之高度；以及於該汲極和源極區及縮減高度之該閘極電極結構之上形成應變誘導介電層，該應變誘導介電層於該電晶體之通道區中產生應變。
  2. 如申請專利範圍第1項所述之方法，其中，形成該閘極電極結構係包括形成具有第一材料組成之該遮罩材料之第一層以及於該第一層之上形成第二層，其中該第二層具有不同於該第一材料組成之第二材料組成。
  3. 如申請專利範圍第2項所述之方法，其中，移除該遮罩材料之至少一部份係包括以移除製程移除該第二層及利用該第一層以控制該移除製程。
  4. 如申請專利範圍第3項所述之方法，其中，該移除製程包括化學機械平面化製程。
  5. 如申請專利範圍第1項所述之方法，其中，移除該遮罩 材料之該至少一部份係包括形成填充材料以便將該閘極電極結構埋置於該填充材料中、以及將該遮罩材料之該至少一部份與一部份該填充材料一併移除。
  6. 如申請專利範圍第5項所述之方法，復包括於該填充材料之剩餘部份存在的情況下將該電晶體退火。
  7. 如申請專利範圍第6項所述之方法，其中，該填充材料包括氮化矽。
  8. 如申請專利範圍第1項所述之方法，復包括至少於該汲極和源極區中形成金屬矽化物。
  9. 如申請專利範圍第8項所述之方法，其中，該金屬矽化物係形成於移除該遮罩材料之該至少一部份之前。
  10. 如申請專利範圍第8項所述之方法，其中，該遮罩材料包括第一層和第二層，且其中該金屬矽化物係形成於移除該遮罩材料之該第二層之後，而當形成該金屬矽化物時係維持該遮罩材料之該第一層。
  11. 一種形成半導體裝置的方法，該半導體裝置包括縮減高度的金屬閘極堆疊，該方法包括：於半導體層之上形成第一電晶體之第一閘極電極結構，該第一閘極電極結構包括高介電常數值介電材料和第一含金屬材料；形成第二電晶體之第二閘極電極結構，該第二閘極電極結構包括高介電常數值介電材料和第二含金屬材料；藉由佈植摻雜物種類及利用該第一和第二閘極電 極結構作為佈植遮罩，而於該半導體層中定義該第一和第二電晶體之汲極和源極區；於定義該汲極和源極區之後縮減該第一和第二閘極電極之高度；以及於縮減高度之該第一閘極電極結構之上形成第一應變誘導層、及於縮減高度之該第二閘極電極結構之上形成第二應變誘導層，該第一和第二應變誘導層產生不同之應變類型。
  12. 如申請專利範圍第11項所述之方法，其中，形成該第一和第二閘極電極結構係包括於該第一和第二含金屬材料之上形成移除控制層且於該移除控制層上形成遮罩材料。
  13. 如申請專利範圍第12項所述之方法，其中，縮減該第一和第二閘極電極結構之高度係包括實施移除製程以移除該遮罩材料且利用該移除控制層以控制該移除製程。
  14. 如申請專利範圍第13項所述之方法，其中，該移除製程包括化學機械平面化製程。
  15. 如申請專利範圍第13項所述之方法，其中，該移除製程包括蝕刻製程。
  16. 如申請專利範圍第13項所述之方法，復包括至少於該第一和第二閘極電極結構之間形成填充材料且於該移除製程期間將一部份該填充材料移除。
  17. 如申請專利範圍第12項所述之方法，其中，形成該第 一和第二應變誘導層係包括於該第一和第二閘極電極結構之上形成該第一應變誘導層且利用該移除控制層作為蝕刻停止層以自該第二閘極電極結構之上移除該第一應變誘導層。
  18. 如申請專利範圍第16項所述之方法，復包括於形成該第一電晶體之該汲極和源極區之前，將該第二電晶體之該汲極和源極區退火，且於該填充材料之至少一部份存在之情形下，將該第一電晶體之該汲極和源極區退火。
  19. 一種半導體裝置，包括：第一電晶體，包括：閘極電極結構，其包括高介電常數值閘極介電材料和形成於該高介電常數值閘極介電材料上之含金屬電極材料；以及形成於半導體層中之汲極和源極區；以及形成於該含金屬電極材料上之應變誘導介電材料。
  20. 如申請專利範圍第19項所述之半導體裝置，其中，該閘極電極之高度低於大約70奈米。
  21. 如申請專利範圍第20項所述之半導體裝置，其中，該閘極電極之高度數值小於該汲極和源極區之深度數值。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100941865B1 (ko) * 2008-03-10 2010-02-11 주식회사 하이닉스반도체 반도체 소자의 제조방법
DE102008064671B4 (de) * 2008-11-28 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite
CN102075176B (zh) * 2011-01-13 2013-11-27 威盛电子股份有限公司 电位转换电路
CN102820328A (zh) * 2011-06-09 2012-12-12 中国科学院微电子研究所 一种半导体结构及其制造方法
US20120313149A1 (en) * 2011-06-09 2012-12-13 Beijing Nmc Co., Ltd. Semiconductor structure and method for manufacturing the same
US9153451B2 (en) 2012-12-12 2015-10-06 Micron Technology, Inc. Method of forming a planar surface for a semiconductor device structure, and related methods of forming a semiconductor device structure
KR102481477B1 (ko) 2016-04-22 2022-12-26 삼성전자 주식회사 집적회로 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060148181A1 (en) * 2004-12-31 2006-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Strained channel CMOS device with fully silicided gate electrode

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02162738A (ja) 1988-12-15 1990-06-22 Nec Corp Ｍｏｓ　ｆｅｔ　の製造方法
JP3373954B2 (ja) * 1994-10-20 2003-02-04 三菱電機株式会社 半導体装置の製造方法
US5925918A (en) * 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
US6709935B1 (en) * 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
JP2003229568A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 半導体装置の製造方法および半導体装置
US6620664B2 (en) * 2002-02-07 2003-09-16 Sharp Laboratories Of America, Inc. Silicon-germanium MOSFET with deposited gate dielectric and metal gate electrode and method for making the same
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US6890808B2 (en) * 2003-09-10 2005-05-10 International Business Machines Corporation Method and structure for improved MOSFETs using poly/silicide gate height control
US7144767B2 (en) * 2003-09-23 2006-12-05 International Business Machines Corporation NFETs using gate induced stress modulation
US7078282B2 (en) * 2003-12-30 2006-07-18 Intel Corporation Replacement gate flow facilitating high yield and incorporation of etch stop layers and/or stressed films
US7229893B2 (en) * 2004-06-23 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
US7939413B2 (en) * 2005-12-08 2011-05-10 Samsung Electronics Co., Ltd. Embedded stressor structure and process
US20080050863A1 (en) * 2006-08-28 2008-02-28 International Business Machines Corporation Semiconductor structure including multiple stressed layers
US8304342B2 (en) * 2006-10-31 2012-11-06 Texas Instruments Incorporated Sacrificial CMP etch stop layer
JP4275696B2 (ja) 2006-11-09 2009-06-10 三菱電機株式会社 サンプリング周波数制御方式および保護継電器
DE102007041207B4 (de) * 2007-08-31 2015-05-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060148181A1 (en) * 2004-12-31 2006-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Strained channel CMOS device with fully silicided gate electrode

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DE102008011813B4 (de) 2010-03-04
US8293610B2 (en) 2012-10-23
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KR101559537B1 (ko) 2015-10-12
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