CN101981674A - 包括缩减高度的金属栅极堆栈的半导体器件及形成该半导体器件的方法 - Google Patents

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Abstract

于定义该深漏极和源极区(152)之后，可通过于金属栅极堆栈(160)中设置化学机械研磨停止层而有效率地缩减该金属栅极堆栈之初始高度，进而提供用以形成高应力介电材料的增强工艺条件。因此，该介电材料(161)可设置成更接近于该沟槽区而不会降低栅极导电率。

Description

包括缩减高度的金属栅极堆栈的半导体器件及形成该半导体器件的方法
技术领域
本发明大致上系关于包含多个高微缩化晶体管组件的精密集成电路之制造，该等晶体管组件包括具有较高电容值的栅极结构，该栅极结构包含相较于如二氧化硅和氮化硅之传统栅极介电质具有较高介电常数之高K值栅极介电质(high-k gate dielectric，高介电值栅极介电质)。
背景技术
如中央处理单元、储存器件、特殊应用集成电路(application specificintegrated circuit；ASIC)等先进集成电路的制造必须根据特定电路布局于给定之芯片区域上形成大量之电路组件，其中场效晶体管代表一种重要的电路组件形式且实质决定了集成电路之效能。一般而言，目前有复数种实际运用之工艺技术，其中，有鉴于MOS技术于运作速度及/或功率消耗及/或成本效益上之优异特性，对于许多种包含场效晶体管的复杂电路系统而言，MOS技术系目前最有前途的方法之一。于使用例如MOS技术之复杂集成电路制造过程中，数百万个晶体管(例如：N信道晶体管及/或P沟槽晶体管)形成于包含结晶半导体层(crystallinesemiconductor layer)之基板上。场效晶体管(与是否为N信道晶体管或P信道晶体管无关)通常包括由高掺杂区(称为漏极和源极区)及配置邻近于该高掺杂区之轻微掺杂区或未掺杂区(如信道区)的接口所形成之所谓PN接面(PN junction)。于场效晶体管中，该沟槽区之导电率(也就是，该导电信道之电流驱动能力)系由形成邻近于沟槽区且通过薄绝缘层与沟槽区分隔的栅极电极(gate electrode)所控制。一旦由于施加适当电压于该栅极电极而形成导电信道，该信道区之导电率端视该掺杂物浓度、该电荷载体(charge carrier)之移动率(mobility)以及(对于晶体管宽度方向上所给定的沟槽区延伸而言)该源极与漏极间的距离(也称为沟槽长度)而定。因此，合并施加控制电压于该栅极电极之后立即于该绝缘层下方快速产生导电沟槽之能力，该沟槽区之导电率实质地影响MOS晶体管之效能。因此，由于产生信道之速度(端视该栅极电极之导电率而定)与沟槽之电阻率实质地决定该晶体管之特性，沟槽长度之微缩化及与其相关联的沟槽电阻率缩减和栅极电阻率增加系用以加快集成电路操作速度之支配性设计准则。
目前，由于硅的获得实质上并不受限制且在过去50年间硅和相关材料及工艺之特性与经验之集合均已广为大家所了解，故此绝大多数集成电路系以硅为基础。因此，硅仍然可能是未来世代的量产电路材料选项。硅在半导体器件制造过程中具有支配性的一个原因：硅具有优异的硅/二氧化硅接口(silicon/silicon dioxide interface)特性，使得不同区彼此之间具有可靠的电性绝缘。由于硅/二氧化硅接口于高温下相当稳定，因此容许接下来的高温工艺可达到所需之效能，举例而言，于退火循环中激活掺杂物并且修复晶体损伤而无需牺牲该接口之电性特性。
对于以上所指出之理由，二氧化硅宜用作场效晶体管的栅极绝缘层以分隔该栅极电极(经常由多晶硅或其它含金属材料所组成)和硅沟槽区。为了不断改善场效晶体管之器件效能，该信道区之长度持续地缩短以改善切换速度和电流驱动能力。由于该晶体管的效能系通过施加于该栅极电极的电压所控制以将该沟槽区之表面转换至足够高的电荷密度并用以对于给定之电源电压提供所希求之驱动电流，所以必须维持一定程度的电容耦合(通过该栅极电极、该信道区及配置于其间的二氧化硅所形成的电容器来提供)。这证明了缩短该沟槽长度必须增加电容耦合以避免于晶体管运作期间发生所谓的短沟槽行为(shortchannel behavior)。短沟槽行为可能导致漏电流(leakage current)的增加并导致该临限电压(threshold voltage)将视该沟槽长度而定。大幅度微缩化之晶体管具有相对较低的电源电压并因此降低临限电压，在面对漏电流以指数上升的同时也需要增强该栅极电极至该沟槽区之电容耦合。因此，该二氧化硅层的厚度必须对应地降低以提供该栅极与该沟槽区之间所需之电容值。举例而言，大约0.08微米(μm)的沟槽长度需要厚度大约1.2奈米(nm)的栅极介电质(由二氧化硅所制成)。虽然一般而言具有极短信道之高速晶体管组件宜用作高速之应用，而具有长信道的晶体管组件可用于较不关键之应用(如储存用晶体管组件)，但是由于电荷载体直接穿隧(direct tunneling)通过氧化层厚度介于1至2奈米范围内之极薄二氧化硅栅极绝缘层所造成的相对高漏电流将无法适用于效能驱动电路(performance driven circuit)的需求。
因此，已考虑将用作栅极绝缘层的二氧化硅予以取代，尤其系极薄二氧化硅栅极层。可能的替代材料包含具有明显较高介电常数的材料，以便能形成具有较大实体厚度的栅极绝缘层并获得等同极薄二氧化硅层之电容耦合。一般而言，以二氧化硅达到特定电容耦合所需之厚度称作电容等效厚度(capacitance equivalent thickness，CET)。因此，乍看之下，获得范围在1奈米或更小的电容等效厚度的最直接方式系单纯以高K值材料取代该二氧化硅。
因此，建议以高介电常数材料(如五氧化二钽(Ta2O5，K值大约25)、钛酸锶(SrTiO3，K值大约150)、氧化铪(HfO2)、氧化硅铪(HfSiO)、氧化锆(ZrO2)与类似材料)取代二氧化硅。
此外，由于多晶硅可能于栅极介电质的接口附近遭遇电荷载体空乏(charge carrier depletion)，进而降低该沟槽区与该栅极电极之间的有效电容，故可通过提供适当之导电材料作为栅极电极以取代常用之多晶硅材料来增进晶体管效能。因此，有建议一种栅极堆栈中，于其中，高K值介电材料基于与二氧化硅层相同之厚度提供增强之电容值，同时维持漏电流于可接受之水平。另一方面，可形成非多晶硅材料(如氮化钛与类似材料)以连接至该高介电材料，藉此实质地避免空乏区(depletion zone)的出现。由于典型而言系期望晶体管有低临限电压(代表在该信道区形成导电信道的电压)以获得高驱动电流，所以一般而言个别沟槽之可控制性至少在邻近该PN接面处需要明确侧向掺杂物分布(lateral dopant profile)与掺杂物梯度(dopant gradient)。因此，为了在形成个别的延伸区和深漏极区及深源极区之后引进其导电形式与余留的沟槽与半导体区之导电形式相符之掺杂物种类以强化所产生之PN接面掺杂物梯度，通常通过离子注入形成所谓环状区(halo region)。在此方法中，该晶体管之临限电压显著地决定该信道之可控制性，其中对于缩减的栅极长度而言可观察到该临限电压的显著变异(variance)。因此，通过提供适当之环状注入区可加强该沟槽之可控制性，也进而降低该临限电压的变异(也称作临限电压衰减(roll-off))并且也降低晶体管效能随着栅极长度的变动而产生之显著变异。由于晶体管之临限电压显著地由该含金属栅极材料之功函数(work function)所决定，故必须适当调整对于所考虑之晶体管的导电率形式相关的有效功函数。
除了增加该栅极电极至该沟槽区的电容耦合及降低整体栅极电阻之外，已试图发展更进一步技术以进一步增强以硅为基础的场效晶体管之效能。一种可行的方式为改变硅晶体之晶格结构，因为，适当地于该晶体管的沟槽区中产生应变可增进其间之电荷载体移动率(亦即电子移动率或电洞移动率)，也进而增进电流驱动能力。举例而言，对于该硅材料的标准晶体组构，亦即(100)表面定向且具有沿着<110>晶体轴定向之信道长度方向者而言，沿着该晶体管长度方向的张力应变(tensile strain)可增进电子移动率，同时沿着该晶体管长度方向的压缩应变可增进电洞移动率。因此，为了个别增强晶体管效能，已发展复数种工艺技术以局部提供所希求之应变形式。
一种经常使用的有效方式，其关于在完成基本晶体管结构之后于该信道区附近配置高应变介电材料。举例而言，该层间介电材料的一部分(例如：欲于该层间介电材料中图案化接触开口的蚀刻停止层)可配置成接近该晶体管结构且可充当机械应变(mechanical strain)的来源，该机械应变可被转换至沟槽区中以于其中产生所希求的应变形式。该介电材料的内部应力位准(stress level)的形式与强度可由沉积参数控制，其中例如氮化硅可基于具有高内部压缩应力(compressive stress)与抗张应力(tensile stress)之电浆增强沉积技术而有效地被沉积。虽然于个别晶体管组件上设置应力介电材料可提供显著的效能增强，但是该应变诱导机制的总体效率可由配置成接近于该信道区之介电材料及其内部应力位准所决定。然而，经证明，该内部应力位准之强度及所沉积材料的数量可明显视所考虑的沉积技术之沉积特性而定，其中，尤其对于精密器件几何形状而言，可能会被施加与沉积相关之限制条件，从而限制了该应变诱导机制的效率。举例而言，于高微缩化晶体管组件中获得之明确表面形貌(surface topography)可由邻近的电路组件之间缩减之距离及该等栅极电极结构缩减的高度所决定，也可于定义漏极区和源极区的过程中由离子阻挡效应(ion-blocking effect)决定。因此，虽然有用以增强晶体管效能(例如：通过降低栅极电阻来增加电容耦合且增强沟槽区中的电荷载体移动率)之有效工艺技术，但是经证明，传统工艺技术无法显著地增强此些机制之一个或更多个的效果，而同时不会降低其它一个或更多个机制的效能。
本发明系关于可避免或至少降低上述一个或更多个问题的影响之多种不同方法与器件。
发明内容
以下为本发明内容之简要说明，系用以提供对于本发明之一些态样之基本了解。此简要说明并非本发明之彻底概观，且并未为识别本发明之关键或关键性组件，或者描绘本发明之范畴。此简要说明之唯一目的系以简化的型式来表达一些概念以作为稍后之详细叙述之前置说明。
本发明大致上系关于半导体器件及形成该半导体器件的方法，通过在沉积该应力介电材料之前适当地缩减栅极高度，可将精密栅极电极与增强之应变诱导机制共同使用于该半导体器件中，而不会对形成该漏极和源极区之工艺造成负面的影响也不会造成栅极导电性之过度缩减。因此，于一些实施态样中，具有高K值介电材料的金属栅极堆栈可在深漏极与源极区形成期间与掩膜材料共同设置以遵守所要求之离子阻挡特性，其中在提供应力介电材料之前可于任何适当之制造阶段去除至少部分的掩膜材料，因此该应力介电材料可设置于较不明确的表面形貌(less pronounced surface topology)之基础上，同时该应力介电材料也可设置成更接近该沟槽区。
本文中所揭露之一个说明方法包括于半导体层上形成晶体管的栅极电极，其中该栅极电极包括高K值介电层、形成于该高K值介电层上的含金属材料及形成于该含金属材料层之上的掩膜材料。该方法进一步包括利用该栅极电极作为注入掩膜以于该半导体层中形成漏极和源极区，且去除该栅极电极的掩膜材料之至少一部分以缩减该栅极电极的高度。此外，该方法包括于该漏极和源极区及缩减高度的栅极电极之上形成应变诱导介电层，其中该应变诱导介电层于该晶体管的沟槽区中产生应变。
下文中所揭露之进一步说明方法包括于半导体层之上形成第一晶体管的第一栅极电极，其中该第一栅极电极包括高K值介电材料及第一含金属材料。此外，该方法包括形成第二晶体管的第二栅极电极，其中该第二栅极电极包括高K值介电材料及第二含金属材料。再者，以注入掺杂物种类且利用该第一和第二栅极电极作为注入掩膜将该第一和第二晶体管之漏极和源极区定义于该半导体层中。再者，该方法包括在定义该漏极和源极区之后缩减该第一和该第二栅极电极的高度，且于缩减高度之该第一栅极电极之上形成第一应变诱导层以及于缩减高度之该第二栅极电极之上形成第二应变诱导层，其中该第一和该第二应变诱导层产生不同的应变类型。
下文中所揭露之一个说明半导体器件包括第一晶体管，该第一晶体管包括栅极电极，该栅极电极包括高K值栅极介电材料及形成于该高K值栅极介电材料上的含金属电极材料。该晶体管进一步包括形成于半导体层中之漏极和源极区，其中应变诱导介电材料形成于该含金属电极材料上。
附图说明
通过参照以下说明书内容并配合附加图式可了解本发明所揭露之内容，其中类似的组件以类似之参考编号代表，且其中：
图1a至图1e，根据说明实施例示意地说明晶体管于多个制造阶段期间之剖面图，其中包含高K值介电材料的金属栅极的高度在漏极和源极区形成之后可缩减，以增强介电材料之应变效应；
图1f，根据另一进一步实施例示意地说明于中间之制造阶段期间之晶体管剖面图，其中填充材料可额外用以于该沟槽区中提供增强之应变；
图1g至图1h，根据另一进一步实施例示意地说明于多个制造阶段期间之晶体管，其中金属硅化物区装设于该栅极电极之不同高度状态；以及
图2a至图2g，根据另一进一步实施例示意地说明包含不同导电性类型之晶体管于多个制造阶段期间形成具有缩减高度之高K值介电材料的金属栅极及形成应变诱导层之剖面图。
虽然本发明可容易作各种之修饰和替代形式，但是其特定实施例已例示于图式中且详述于下文中。然而，应了解到下文中对于特定实施例之图式及详细说明并非意图限制本发明为所揭示之特定形式，反之，本发明将涵盖落于如所附申请专利范围内所界定之精神和范畴内之所有修饰、等效和替代内容。
具体实施方式
多个说明实施例描述如下。为了清楚起见，并未将实际实施之所有特征皆描述于本说明书中。将当然体会到，于任何此种实际实施例的研发中，必须做出许多特定之实施决定以达到研发人员之目标，如遵从与系统相关或与商业相关之限制条件，该限制条件随着实施之不同而有所变化。此外，将体会到此种研发之投入非常复杂且耗时，但对于在所属技术领域中具有通常知识者而言仍可得益于本发明所揭露之内容。
本发明之内容将参照附图进行描述。该等图标中之多个结构、系统及器件仅为了说明起见而示意地描绘，以免模糊本发明之内容。但是，该等附图系被包含以描述并说明本发明内容之说明范例。下文中所用之用字和措辞应为熟习相关技术领域之人士所了解和理解以对于该些字辞具有一致之了解。没有特别定义之名词或措辞，亦即与熟习相关技术领域之人士所了解之通常和惯用意义不同的定义，系意指下文中该等名词或措辞之一致性用法。具有特别意义如特别定义之名词或措辞，也就是不同于熟习此技艺之人士所理解之意义，将于本说明书中提供明确之说明。
本发明系关于方法和器件，其中包含高K值介电材料及含金属导电材料之精密栅极电极结构可形成为具有缩减的高度，同时仍然于用以定义该漏极和源极区之注入工艺期间提供所需之离子阻挡效应。因此，于下文所揭露之说明实施例中，该金属栅极堆栈可基于如多晶硅之适当掩膜材料而形成，而该掩膜材料可于该漏极和源极注入工艺之后的任何适当制造阶段被去除，其中，于一些说明实施例中，可通过例如化学机械研磨(chemical mechanical planarization or polishing；CMP))停止层或蚀刻停止层的形式来提供用以控制该去除工艺的材料，进而提供增强之总体工艺均匀度且大致上不影响该含金属电极材料之完整性。于一些态样中，可通过额外提供填充材料以有效率地完成该掩膜材料之去除，其中，该填充材料可与该掩膜材料共同地减少高度，进而于材料去除工艺期间提供所希求的高度机械完整性(high degree ofmechanical integrity)。于此情形下，该控制层可对于该去除工艺之终点提供适当的判断，并且也可有利于用于接下来的制造阶段(如剩余填充材料之去除、金属硅化物之形成及类似工艺)中。因此，由于该含金属电极材料之高导电率，该缩减的栅极高度大致上对于该总体栅极电阻不会有负面的影响，基于该缩减的栅极高度所造成之表面形貌使得高应力介电材料能够基于明显复杂的沉积限制条件而沉积，同时也将该沟槽区设置成接近该晶体管组件。
再者，于下文中所揭露之一些说明态样中，于存在该填充材料时通过适当地退火特定之晶体管(如N沟槽晶体管)，可有利于将该填充材料或该填充材料之至少一部分用以诱导该沟槽区中之额外应变，造成该漏极和源极区域之应变重生(strained re-growth)，使晶体管效能进一步增强。因此，该缩减的栅极高度可增强沉积条件和该应变诱导机制之总体效率，也可在降低该栅极电极之边缘电容(fringing capacitance)的同时大致上不会对该栅极电极之串联电阻有负面影响。此外，可通过适当地排列该总体工艺流程来应用额外之应力记忆技术(stressedmemorization technique)而不会增加工艺之复杂度。
图1a示意地说明半导体器件100之剖面图，该半导体器件100包括基板101和形成于该基板101上之半导体层102(例如：硅层、含硅层及类似层)，该半导体层102可经组构以便于其中或其上形成半导体组件。举例而言，如先前所说明，由于硅之特性为大众所熟知且取得容易，故复杂之集成电路可基于硅来制造。然而，应了解到，含硅半导体层被理解为依据该总体工艺和器件需求而合并其它零件(如锗、碳、锡、变化之掺杂物种类等级及其它杂质材料(impurity materials))之材料。于一些说明实施例中，该半导体层102可形成于埋置绝缘层(未显示)上，进而定义半导体或绝缘体上硅(silicon-on-insulator SOI)组构，同时于其它情形下，该半导体层102可代表该基板101之大致结晶材料之上部。于其它情形下，SOI组构和“块体(bulk)”组构(也就是于组构中，该半导体层102之厚度明显大于形成于其中之任何组件之深度)可共通地设置于该器件100之不同器件区中。
再者，该半导体层102可包括主动区102A，该主动区102A被理解为用以于其中及其上分别形成具有漏极和源极区及信道区之晶体管组件之适当掺杂半导体区。于图1a所示之制造阶段中，该器件100可包括包含栅极电极结构160之晶体管150，该栅极电极结构160可包括将该栅极电极160与沟槽区151电性绝缘的栅极绝缘层161。该栅极绝缘层161可包括被理解为具有相对介电常数(relative permittivity)为10或更高之高k值介电材料。举例而言，该栅极绝缘层161可包括一个或更多个上述材料(如以铪或以锆为基础之介电材料)，进而以类似之层厚度相较于传统上所使用之二氧化硅栅极介电质明显地增加该栅极电极160和该沟槽区151之间的电容值。举例而言，该栅极绝缘层161可具有大约15至25埃()之厚度以用于更精密之应用。
该栅极电极160进一步包括含金属材料162，其中该含金属材料162之至少一部分(如与该栅极绝缘层161接触之部分162a)具有经调整的第一功函数以便将费米能阶相关于该沟槽区151中之掺杂硅材料之能带间隙(band gap)适当地置放。因此，如果该晶体管150代表N沟槽晶体管，则可例如以金属合金形式设置该第一部分162a而使得该第一部分162a具有邻近该能带间隙上缘之费米能阶，该金属合金可包含于第二部分162b中且可用以对P沟槽晶体管提供适合之功函数。然而，应体会到，于其它情形下，如果该含金属材料162之功函数提供所希求之费米能阶，则该含金属材料162可代表大致上连续的金属组件。适当地选择该材料162或该材料162之至少一部分162a之功函数，该晶体管150之临限电压可维持于低准位，进而基于例如前述之环状注入工艺提供用以增强该沟槽控制之可能性。
该栅极电极160进一步包括掩膜材料163，于一些说明实施例中，可以多晶硅之形式提供该掩膜材料163，进而提供对于用以形成金属栅极之传统制造技术的高度兼容性。于其它说明实施例中，该掩膜材料163可设置为其它任何适当材料之形式(如二氧化硅、氮化硅、氮氧化硅(silicon oxynitride)、碳化硅(silicon carbide)、碳材料及类似形式之介电材料)，视总体工艺策略而定。于一个说明实施例中，该掩膜材料163可包括材料层163A，将该材料层163A置放成使得该掩膜材料163之一部分163B与该实际电极材料162分离，其中该材料层163A(也可称作去除控制层)可具有相较于该部分163B为不同的材料特性，以便能够于稍后之制造阶段中控制该部分163B之去除工艺。举例而言，该部分163B可由多晶硅构成，同时该材料层163A可由二氧化硅、氮化硅及类似材料所构成。因此，于例如以化学机械平坦化或研磨(CMP)及/或蚀刻工艺去除该部分163B时，该层163A可提供所希求之停止能力或至少提供终点侦测能力(endpoint detection capability)，用以于该部分163B之去除期间增强总体均匀度且大致上不会牺牲该电极材料162之完整性。一般而言，该掩膜材料163(例如：以该部分163B和163A之形式)可提供足够的栅极高度以便于该主动区102A中之漏极和源极区形成期间大致上避免该沟槽区151之过度掺杂(undue doping)。再者，于所示之制造阶段中，该栅极电极160进一步包括经适当设计之偏移间隔件164(offset spacer)，该偏移间隔件164可提供为具有适当宽度之二氧化硅材料之形式，以便调整漏极和源极延伸区152E之偏移，其中，该漏极和源极延伸区152E可基于注入工艺103而定义。
如图1a所示之半导体器件100可根据下列工艺而形成。最初，沟槽绝缘结构(trench isolation structure；未显示)可基于已完善建立之技术而形成，包含微影、蚀刻及沉积工艺。其后，可实施适当之注入工艺以定义该主动区102A，例如：与沟槽掺杂有关或类似之工艺。接下来，该高K值介电材料可基于适当之沉积技术而形成，其中层厚度可维持在用于精密器件之上述特定范围内。其后，该含金属材料162可基于化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physicalvapor deposition；PVD)及类似技术而沉积形成。举例而言，于第一步骤中，沉积该部分162a之材料且以适当之方式处理该部分162a之材料以提供所希求之电子特性，如前所述。由于其它器件区可能需要其它特性，所以可沉积额外之材料，例如：部分162b及类似部分，其中也可产生大致上平坦之表面形貌以增强该器件100之进一步处理程序。其后，可沉积该掩膜材料163，其中，于一个说明实施例中，可将该材料层163A提供为具有相较于该部分163B为不同的材料特性。举例而言，于沉积该部分163B(如多晶硅)之前可沉积能够提供足够的CMP停止或蚀刻停止能力之氮化硅、二氧化硅、氮氧化硅或其它任何适当材料，以提供对于传统工艺技术的高度兼容性。于其它实施例中，如二氧化硅、氮化硅及类似之其它任何材料可用于该部分163B，同时该材料163A与该部分163B的材料组成不同以提供所希求之停止或控制特性。因此，所形成的栅极层堆栈具有被认为适合在稍后之制造阶段中形成深漏极和源极区域之厚度。
接下来，利用精密微影技术将该栅极层堆栈图案化，其中，例如该掩膜材料163或该掩膜材料163之一部分(如部分163B)可用作硬式掩膜(hard mask)材料，并可基于抗蚀掩膜(resist mask)通过已完善建立之硅蚀刻技术将该掩膜材料163或该掩膜材料163之一部分图案化，以便将该部分163B图案化(当由多晶硅所构成时)，其中该材料层163A系可作为有效的蚀刻停止层。其后，可选择适当之蚀刻化学性质以便蚀刻该层163A和该含金属材料162。最后，为了得到该栅极绝缘层161，可将该高K值介电材料图案化。其后，于注入工艺103之后，可通过沉积及非等向性蚀刻技术形成该偏移间隔件组件164。应体会到，可实施用以如前所述般定义环状区之额外注入工艺。
图1b示意地说明于进一步先进制造阶段中之半导体器件100。如先前所说明，该晶体管可包括形成于该偏移间隔件164上之间隔件结构154，其中可设置一个或更多如间隔件154B之个别间隔件组件及适当之蚀刻停止材料154A。该间隔件结构154可与剩余的栅极电极160共同作为注入掩膜来定义该漏极和源极区152之侧向分布，其中该间隔件结构154具有足够的高度以大致上避免过度之掺杂物种类混入该沟槽区151中。应体会到，最终为了得到所希求之漏极和源极之侧向或垂直分布，该间隔件结构154可具有其它任何于多个制造阶段中适当之组构以便进行中间之注入工艺(如该工艺104)。
图1c示意地说明于去除工艺105期间之半导体器件100，该半导体器件100可经设计以缩减该栅极电极160的高度。于所示之实施例中，为了于该去除工艺105期间增强该栅极电极160之机械完整性，可提供填充材料106以至少侧向包覆该栅极电极160。于一些说明实施例中，可提供任何适当之材料进而能够控制去除该掩膜材料163之至少一部分。举例而言，可基于已完善建立使用方法之CMP技术将二氧化硅、氮化硅及类似材料有效地去除，其中，于平面化过程之后，也可以高度之工艺均匀度将一部分的栅极电极160去除。于其它说明实施例中，该去除工艺105也可包括蚀刻工艺，例如用以将该表面形貌平面化及将该栅极电极160上方之填充材料106之至少一部分去除。
该填充材料106可基于任何适当之沉积技术(如CVD)、旋涂技术(spin-on techniques)及类似技术而形成。举例而言，如果认为聚合物材料之机械特性系适合于该去除工艺105，则可于提供该填充材料106之后使用有效之旋涂方法以得到较不明确之表面形貌，接着通过CMP以有效之方式将该表面形貌平面化，并进而去除一部分的掩膜材料163。如先前所说明，于一些说明实施例中，该材料层163A可于该去除工艺105期间提供适当之停止或控制特性，例如在该层163A之暴露后将该去除速率减缓，而可提供高度之遍及基板(across-substrate)均匀度。举例而言，可将选择性的CMP方法利用于硅、氮化硅、与二氧化硅有关或与氮化硅有关及类似之材料。
图1d示意地说明在该去除工艺105后之该半导体器件100，于该去除工艺105期间至少可去除一部分的掩膜材料163。因此，该栅极电极160现在可具有明显缩减的高度且现在可表示为栅极电极160R。类似地，于所示之制造阶段中，该填充材料106的剩余部分(表示为106R)可侧向包覆该栅极电极160R。再者，于图1d所示之实施例中，该停止或控制材料层163A仍可存在，但却具有缩减之厚度，视乎该去除工艺105之总体工艺特性及该层163A之停止或控制能力而定。举例而言，该层163A可具有足够厚度，使得在该层163A暴露之后，由于该层163A之去除速率减缓，故所需之过度蚀刻或研磨时间不会造成下方含金属材料162被暴露出来。因此，可于该工艺105期间保持该材料162之进一步处理程序之完整性。因此，于一些说明实施例中，可基于适当之选择性蚀刻工艺将该剩余材料106R去除，其中该层163A可提供所希求之下方含金属材料162之完整性。其后，可通过例如适当之选择性化学蚀刻方法将该层163A去除，而不会过度地影响下方之材料。于其它说明实施例中，在去除该材料106R之后，可形成如稍后将参照图1g至图1h加以详细讨论的金属硅化物，其中由于维持了栅极电极材料162之完整性，故该材料层163A也可提供增强之工艺效率。于一些说明实施例中，当该填充材料106具有不同于该间隔件结构154之蚀刻特性时，可选择性地去除该剩余材料106R至残余之该间隔件结构154。于进一步说明实施例中，该间隔件组件154B可由大致上与该填充材料106相同之材料所构成或可至少具有类似的蚀刻特性，进而能够将该剩余材料106R和间隔件组件154B同时去除。
图1e示意地说明于进一步先进制造阶段中之半导体器件100。如图所示，可将应变诱导层130形成于该晶体管150之上并且也因此形成于该缩减的栅极电极160R之上，其中可选择该层130之内部应力等级(internal stress degree)以于该沟槽区151中得到所希求之应变类型。如先前所讨论，于该层130之沉积期间，明显缩减之表面形貌可具有较少之限制沉积条件(restrictive deposition condition)，藉此能够提供厚度增加之层130，也因此增加于该沟槽区151中所得到之应变量(amountof strain)。再者，由于该栅极高度缩减，故相较于仍存在有大量多晶硅材料的传统半导体器件，设置于该栅极电极160R上方之该层130之应力材料可置放成更接近该信道区域151。于图1e所示之说明实施例中，可能如先前所讨论者例如已于常见用以去除该剩余材料106R之蚀刻工艺期间将该间隔件组件154B去除，从而将该层130之高应力材料置放成具有相关于该沟槽区151为缩减之侧向距离。此外，如先前所说明，当希求透过该栅极电极160R之更进一步增强应变转换机制时，可于沉积该层130之前将该材料层163A去除。于其它情形下，该层163A于形成该应变诱导层130之工艺序列(process sequence)期间可被维持且作为用以维持完整性之蚀刻停止材料。
其后，如同稍后将参照图2a至图2f所描述，通过进一步沉积层间介电材料(interlayer dielectric material)及图案化该层间介电材料以建立与个别晶体管区域之接触，可继续进一步之处理程序。
图1f根据进一步说明实施例示意地说明该半导体器件100。如先前所说明，于存在坚硬材料层之条件下，可通过将该漏极和源极区152中大致非结晶(amorphized)之区域再结晶(re-crystallizing)以完成有效之应变诱导机制(例如：对于N沟槽晶体管而言)，因而造成该漏极和源极区152中再结晶材料之应变状态(strained state)。因此，于提供该填充材料106之前，经适当设计之非结晶注入工艺可实施于任何适当之阶段，且避免任何额外之热处理(heat treatment)以便将该漏极和源极区152维持在大致非结晶之状态(如152A所表示)。因此，为了得到所希求之应变状态，该填充材料106可具有适当之材料特性以避免该部分152A的体积因再结晶而减少。举例而言，该填充材料具有氮化硅材料之形式。
于退火工艺107期间，可完成该漏极和源极区152之应变状态，其也可造成该沟槽区151中之个别应变，如前所述，即便该填充材料106于稍后之制造阶段中被去除亦然。应体会到，于其它说明实施例中，该退火工艺107可实施于例如图1d所示的稍后之制造阶段，使得该剩余材料106R可作为坚硬材料以得到所希求之漏极和源极区152应变状态。因此，如果欲将应力记忆技术施加于晶体管150，则可通过适当置放退火工艺107于该总体工艺流程中，并可结合个别之非结晶注入，使得该填充材料106也可作为坚硬材料，从而进一步增加由该层130所得到的沟槽区151中总体应变，藉此避免任何额外之工艺复杂度。
参照图1g至图1h，将描述其它之说明实施例，其中可于多个制造阶段实施硅化工艺，视乎总体工艺策略而定。
图1g示意地说明于沉积该填充材料106前之器件100，其中，如果需要，金属硅化物区157可额外地形成于该漏极和源极区中，同时当该掩膜材料163包括多晶硅材料时也可将金属硅化物区157设置于该栅极电极160的掩膜材料163中。如此，如果将金属硅化物形成于该漏极和源极区152中，则可高度兼容于传统工艺技术，其中，如果于该金属硅化物区157的形成期间所实施之进一步工艺及稍后的制造阶段可能造成额外的金属扩散，则该材料层163A可额外地提供该含金属材料162之完整性。因此，虽然可应用已完善建立之工艺策略，但是可增强该栅极电极160中的金属的完整性。
图1h根据另一说明实施例示意地说明该器件100，其中自如图1d所示之制造阶段开始，可将该剩余材料106R与例如该外侧间隔件组件154B一起去除，同时该材料层163A仍存在于缩减之该栅极电极160R之顶部。因此，于接下来的硅化工艺期间，可维持该材料162之完整性，同时将该金属硅化物区157以自我校准之方式形成于该漏极和源极区152中。其后，可将该层163A去除或保留，视乎工艺策略而定。
参照图2a至图2g，现在将描述进一步说明实施例，其中晶体管可具有缩减高度的金属栅极，且该等晶体管具有不同导电性类型，同时也可形成具有内部应力之应变诱导层，其中可适当地选择初始栅极高度以便大致避免过度的沟槽掺杂(undue channel doping)。
图2a示意地说明包括基板201之半导体器件200，可于该基板201之上形成半导体层202。此外，可于该层202中设置隔离结构208，从而定义第一主动区202A和第二主动区202B。再者，可于该等主动区202A、202B上形成包括高K值介电材料的栅极介电质261，接着于该第一主动区202A之上形成一个或更多个如电极材料262A的含金属电极材料，同时可将第二电极材料262B形成于该材料262A上及该第二主动区202B之上。关于目前为止所述之组件，可将如同先前对于该器件100所述之相同准则予以应用。于所示之说明实施例中，该等主动区202A、202B可设计成用以接收不同导电性类型之晶体管组件。因此，如先前所述，该电极材料262A可设置成对该主动区202A(例如：代表N沟槽晶体管)而言具有适当之功函数，同时该材料262B可设置成对该区域202B(可代表P沟槽晶体管)而言具有适当之功函数。然而，应体会到，该等电极材料262A、262B之配置仅为说明性质并且可选择其它任何组构，例如选择性地于个别主动区域之上设置该等材料262A、262B及/或于该等材料262A、262B之上设置常见之“平面化(planarization)”电极材料层，以得到较好之表面形貌及类似者。举例而言，于实施例中所示，该材料262B也可作为平面化材料，其系于接下来的工艺步骤(例如：CMP)中被平面化，以便得到大致上平坦之表面形貌，其中该等材料262A、262B可存在于该区202A之上的同时，仅有该材料262B可设置于该区域202B之上。
图2b示意地说明于进一步先进制造阶段中之该器件200，其中停止或控制材料层263A可提供作为掩膜材料263之一部分，该掩膜材料263可额外包含至少一个相较于该材料层263A具有不同材料组成之部分263B。举例而言，只要能够得到与用以于稍后制造阶段中去除一部分材料263之工艺有关的个别控制或停止能力，任何适当之材料皆可用作该等部分263A、263B。该材料263可基于如先前所述有关于该材料163之工艺技术来形成。
图2c示意地说明于进一步先进制造阶段中之半导体器件200。如图所示，第一晶体管250A(例如：N沟槽晶体管)和第二晶体管250B(如P沟槽晶体管)可包含有栅极电极260，该栅极电极260可具有如先前所述有关于该栅极电极160之相似组构。再者，间隔件结构254可形成于该等栅极电极260之侧墙上且漏极和源极区252可形成于该等个别主动区202A、202B中。
包括该等晶体管250A、250B之半导体器件200可基于如先前所述之类似工艺技术而形成。也就是说，可依照先前所讨论之技术将该等栅极电极260图案化，接着为了定义该等漏极和源极区域252，以中间之注入工艺形成该间隔件结构254。如图所示，于一个说明实施例中，该晶体管250B(代表P沟槽晶体管)处于漏极和源极区252系为大致结晶状态(crystalline state)之状态。因此，可于形成该晶体管250A的深漏极和源极区之前，以接下来的退火工艺形成该晶体管250B之漏极和源极区252，以便将注入所导致之损伤再结晶。另一方面，可对该晶体管250A实施非结晶化注入，进而于混入实际掺杂物种类之前或之后于该等漏极和源极区域252中得到大致非结晶之部分252A。因此，于进一步工艺期间，可利用填充材料将大致非结晶之部分252A于应变状态中再结晶，该填充材料也用以缩减该等栅极电极260的高度。
因此，可沉积如氮化硅之适当填充材料以包覆该等晶体管250A、250B，且为了将该等部分252A再结晶而实施退火工艺的同时，大致上不会过度地影响该晶体管250B中之掺杂物分布。由于该等晶体管250B之漏极和源极区252已大致为结晶状态，故于此情形下可避免产生明显之应变。另一方面，如先前所述，该晶体管250A中可产生明显之应变。适当之退火技术可包含以雷射为基础或以闪光为基础(flash-based)之退火工艺，其中有效之退火时间适度地短，进而维持低度之掺杂物扩散。
于其它说明实施例中，于沉积该填充材料之后，可实施如先前所述之去除工艺，用以同时去除一部分之填充材料并且缩减该栅极高度，同时利用该材料层263A作为有效之停止材料。
图2d示意地说明于上述工艺序列后之半导体器件200。因此，可将填充材料206R设置成侧向邻近该等栅极电极结构260，且如260R所代表可具有缩减的高度。此外，为了得到所希求之晶体管250A中漏极和源极区252之应变状态，可实施退火工艺207将大致非结晶之部分252A再结晶。
于其它说明实施例中，如果不希求该晶体管250A中额外之应变，则于该填充材料206R形成之前及其去除之后，可于任何适当之制造阶段实施该退火工艺207。其后，可继续如先前所述有关于器件100之进一步处理程序。举例而言，如先前所说明，可将该填充材料206R与例如一部分之间隔结构254一起去除。
图2e示意地说明于上述工艺序列后之器件200，其中该材料层263A或该材料层263A之至少一部分可提供下方含金属材料262A、262B之完整性。此外，如果需要，该器件200可经受用以针对每一个晶体管250A、250B形成硅化物区且提供高应力介电材料的工艺序列，以便个别地增强该等晶体管之效能。
图2f示意地说明于进一步先进制造阶段中之器件200，其中可于该等漏极和源极区252中形成金属硅化物区257，同时该层263A可大致避免产生硅化物及与含金属材料262A、262B之材料组成的互动。再者，可于该晶体管250A之上形成应变诱导层230，进而提供所希求之应变类型，其中缩减高度的栅极电极可提供增强之沉积条件及较好之应变诱导机制。类似地，为了增强该晶体管250B之效能，应变诱导层240可形成于该晶体管250B之上，以便产生不同的应变类型。举例而言，已完善建立之图案化制度可用以将该等层230、240设置于个别晶体管250A、250B之上，该图案化制度有关于通过微影和蚀刻技术之方式沉积该等层230、240其中一者且个别地去除该等层230、240不想要之部分。因此，于去除该应力诱导材料不想要之部分之期间，该层263A可提供下方电极材料增强之完整性。其后，可以微影和蚀刻工艺技术沉积该等层230、240较高的一者及该等层230、240不想要之部分。应体会到，可额外地提供适合之蚀刻停止或蚀刻控制材料以增强用以形成该等层230、240之总体工艺序列。
图2g示意地说明于进一步先进制造阶段中之半导体器件200，其中层间介电材料245以例如二氧化硅及类似之形式设置于该等应变诱导层230、240之上。再者，为了连接至接触区域(如该等漏极和源极区252或该等晶体管250A、250B的栅极电极260R)，可设置接触组件246以便延伸穿过该材料245和该等层230、240。该等接触组件246可包括任何适当之导电材料(如钨、铜、铝、镍及类似材料)，或者合并适当之阻障材料。
如图2g中所示之半导体器件200可基于已完善建立之工艺技术而形成，其中，由于用以形成接触开口之多种高度并未如传统工艺策略(于其中系使用明显较大的栅极高度)中明显，故缩减高度的栅极电极260可额外提供增强之工艺均匀度。因此，于沉积该材料245之后，可利用已完善建立之微影技术将该材料245图案化，其中该等层230、240可用为蚀刻停止材料。其后，可以适当之工艺对这些层形成开口，其中也可将该层263于该蚀刻工艺之最终过程中形成开口。
因此，本发明提供通过提供精密的金属栅极结构合并应变诱导介电层以增强晶体管效能之技术，其中为了增强应变诱导机制且不须增加沟槽掺杂，于定义该深漏极和源极区之后可有效地缩减栅极高度。因此，于一些说明实施例中，为了于用以在稍后之制造阶段中缩减栅极高度之去除工艺期间提供增强之工艺均匀度，该初始栅极堆栈可包括停止层或控制层。于一些说明态样中，可使用填充材料，且该填充材料也可于用以进一步增强该应变(例如：N沟槽晶体管)之再结晶工艺期间作为有效之罩盖层(cap layer)。
以上所揭露之特定实施例仅为说明，本说明书中所教示之内容使得本发明以不同但等效之方式所作之修改和实现对于在所属技术领域中具有通常知识者而言皆清楚明了。举例而言，上述该等工艺步骤可以不同的顺序实施。再者，除了如下所述之申请专利范围之外，本说明书所示并未意图限制建构或设计之细节。因此，可明白到以上所揭露之特定实施例可进行更动或修改，且所有的变动皆落于本发明之范畴与精神内。因此，本说明书所寻求之保护系如下所述之申请专利范围。

Claims (16)

1.一种方法，包括：
在半导体层(102)之上形成晶体管的栅极电极结构(160)，该栅极电极结构(160)包括高K值介电层(161)、形成于该高K值介电层(161)上的含金属材料(162)及形成于该含金属材料(162)之上的掩膜材料(163)；
利用该栅极电极结构(160)作为注入掩膜从而在该半导体层(102)中形成漏极和源极区(152)；
去除该栅极电极结构(160)的该掩膜材料(163)的至少一部分以缩减该栅极电极结构的高度；以及
在该漏极和源极区(152)及缩减高度(160R)的该栅极电极结构之上形成应变诱导介电层(130)，该应变诱导介电层(130)在该晶体管的沟槽区中产生应变。
2.如权利要求1所述的方法，其中，形成该栅极电极结构(160)包括形成具有第一材料组成的该掩膜材料(163)的第一层以及在该第一层之上形成第二层，其中该第二层具有不同于该第一材料组成的第二材料组成。
3.如权利要求2所述的方法，其中，去除该掩膜材料(163)的至少一部分包括以去除工艺去除该第二层及利用该第一层以控制该去除工艺。
4.如权利要求3所述的方法，其中，该去除工艺包括化学机械平面化工艺。
5.如权利要求1所述的方法，其中，去除该掩膜材料(163)的该至少一部分包括形成填充材料以便将该栅极电极结构(160)埋置于该填充材料中、以及将该掩膜材料(163)的该至少一部分与该填充材料的一部分一起去除。
6.如权利要求5所述的方法，进一步包括在该填充材料的剩余部分存在的情况下将该晶体管退火。
7.如权利要求1所述的方法，进一步包括在去除该掩膜材料的该至少一部分之前，至少在该漏极和源极区(152)中形成金属硅化物(157)。
8.如权利要求1所述的方法，进一步包括至少在该漏极和源极区(152)中形成金属硅化物(157)，其中，该掩膜材料(163)包括第一层和第二层，且其中该金属硅化物(157)形成于去除该掩膜材料(163)的该第二层之后，而当形成该金属硅化物(157)时维持该掩膜材料(163)的该第一层。
9.一种方法，包括：
在半导体层(202)之上形成第一晶体管(250A)的第一栅极电极结构，该第一栅极电极结构包括高K值介电材料(261)和第一含金属材料(262A)；
形成第二晶体管(250B)的第二栅极电极结构，该第二栅极电极结构包括高K值介电材料(261)和第二含金属材料(262B)；
通过注入掺杂物种类及利用该第一和第二栅极电极结构作为注入掩膜，而于该半导体层(202)中定义该第一和第二晶体管的漏极和源极区(252)；
在定义该漏极和源极区(252)之后缩减该第一和第二栅极电极的高度；以及
在缩减高度的该第一栅极电极结构之上形成第一应变诱导层(230)、及在缩减高度的该第二栅极电极结构之上形成第二应变诱导层(240)，该第一和第二应变诱导层产生不同的应变类型。
10.如权利要求9所述的方法，其中，形成该第一和第二栅极电极结构包括在该第一和第二含金属材料之上形成去除控制层以及在该去除控制层上形成掩膜材料。
11.如权利要求10所述的方法，其中，缩减该第一和第二栅极电极结构的高度包括实施去除工艺以去除该掩膜材料且利用该去除控制层以控制该去除工艺。
12.如权利要求11所述的方法，其中，该去除工艺包括化学机械平面化工艺。
13.如权利要求11所述的方法，其中，该去除工艺包括蚀刻工艺。
14.如权利要求11所述的方法，进一步包括至少在该第一和第二栅极电极结构之间形成填充材料，以及在该去除工艺期间将该填充材料的一部分去除。
15.如权利要求10所述的方法，其中，形成该第一和第二应变诱导层(230、240)包括在该第一和第二栅极电极结构之上形成该第一应变诱导层以及利用该去除控制层作为蚀刻停止层以自该第二栅极电极结构之上去除该第一应变诱导层。
16.如权利要求14所述的方法，进一步包括于形成该第一晶体管(250A)的该漏极和源极区(252)之前，将该第二晶体管(250B)的该漏极和源极区(252)退火，以及在该填充材料的至少一部分存在的情形下，将该第一晶体管(250A)的该漏极和源极区(252)退火。
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