TW201931445A - 閘極電極結構中的負電容匹配 - Google Patents

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Abstract

電晶體元件的閘極電極結構可提供作為負電容器部分及浮動電極部分的串聯連接。當形成負電容器部分時，可基於兩個不同的機制或製造程序來調整負電容的數值，藉此提供正浮動閘極電極部分和負電容器部分的最佳匹配。舉例來說，可基於獨立的製造程序來調整鐵電材料的層厚度以及介電材料的有效電容面積。

Description

閘極電極結構中的負電容匹配
一般而言，本發明關於可基於浮動閘極電極部分以及形成負電容的電極部分來形成閘極電極結構的技術和相關半導體裝置。
在過去的幾十年中，在半導體裝置的領域中已取得了重大進展，其中，特別地，複雜的CMOS(互補金屬氧化物半導體)技術可認為是此發展的主要貢獻者。在CMOS技術中，可將大量的P型和N型電晶體元件整合至單一半導體晶片中，以在彼此功能性連接之後獲得高度複雜的功能單元，例如複雜的控制電路、微控制器、CPU(中央處理單元)等。性能和整合密度方面的顯著進步與電晶體元件尺寸的持續縮小有關，例如各個電晶體元件的閘極長度。
儘管臨界尺寸(特別是場效電晶體的閘極長度)的減小可能不僅有助於減小電路元件的尺寸並因此提高積體密度，場效電晶體的導電通道的縮小長度也可導致切換速度的增加，藉此允許在增加的時脈頻率下操作複雜的積體電路。另一方面，關鍵特徵尺寸(例如場效電晶體的閘極長度)的持續減少也伴隨著某些可能必須解決的副作用，以不會過度地抵消由減少的電晶體尺寸所獲得的許多優點。舉例來說，當進一步減小場效電晶體的通道長度時，控制通道從高歐姆狀態到低歐姆狀態的能力(反之亦然)可能由於多個相應的效應而惡化，也稱作「短通道」效應，其中，特別地，負邊緣效應可在場效電晶體的整體可控性方面發揮越來越大的作用。因 此，已經做出了很多的努力來提供可允許對半導體通道的更佳控制的改進機制，即使是在提供減小的長度時，其在目前可用的先進元件世代中可為30nm且顯著更小，同時可另外使用三維電晶體架構(例如FinFET)，以獲得更佳的通道控制，其中相應半導體鰭可具有20nm或更小的寬度。
舉例來說，針對一給定的閘極電壓(即閘極電極結構和電晶體元件的源極端子之間的電壓)，閘極電極和通道區域之間的電容耦合以及因此一般的通道可控性可藉由降低相應閘極介電材料的厚度而增加。然而，閘極介電材料的厚度的降低受到材料抵抗給定閘極電壓的電穿透的能力的限制並受到其將漏電流保持在適度低水平的能力的限制。由於標準的二氧化矽基介電材料可能不再適用於複雜的閘極電極結構，因此通常使用所謂的「高k」介電材料，取代或結合標準的二氧化矽基介電材料，以提供在適度物理厚度下的高電容耦合，以限制流入和流經閘極介電材料的漏電流。高k介電材料通常被理解為在用以決定薄膜的介電特性的典型量測條件下具有至少20的介電常數的介電材料。因此，近年來已經發展出多種複雜的製造方案，以將複雜的高k介電材料實施到複雜電晶體元件的閘極電極結構中。舉例來說，在用於形成平面電晶體元件的一些方法中，可在早期製造階段形成與適當的含金屬材料層組合的高k介電材料，其也可用於調整功函數，並因此用於調節各個電晶體元件的臨界電壓。在其他方法中，可在虛設電極結構的基礎上在後期製造階段提供這些材料，因此可有效地用於形成各個電晶體元件的基本組態以及用於在形成接觸元件之前的後期製造階段中的閘極電極結構的後續形成。
現代積體電路的另一個趨勢是對降低操作電壓的需求，因為降低的操作電壓通常會由於靜態漏電流的減少等而造成功耗的降低。此外，對於與外部電源的連接，特別是對於電池供電裝置等，降低的操作電壓可能更為有利。另一方面，針對閘極電極結構中的複雜介電材料的給定物理厚度，供應電壓以及因此閘極電壓的相應減小可能導致降低的切換速度和減小的導通電流，這可能會降低整體的性能。因此，儘管在功耗的考量上可認為供應電壓的降低基本上是有利的，但是在功耗和電晶體的性能 之間可能存在折衷。
眾所周知，電晶體元件的臨界電壓表示用以將相應電晶體元件的通道區域中的空乏區「填充」(對於增強型電晶體)或「清空」(對於空乏型電晶體)所需的閘極電壓。然而，針對高度縮放的電晶體，臨界電壓可能不再被很好地控制，因為即使當閘極電壓低於臨界電壓時也可能發生顯著的電流流動。一般而言，觀察到次臨界電流，其基本上與閘極電壓具有指數關係；為了最小化漏電流，期望將次臨界區域中汲極電流對閘極電壓的響應最大化。因此，此次臨界擺幅表示用於估計電晶體性能的基本標準。應進一步注意的是，在傳統的MOSFET中，次臨界斜率具有不能進一步降低的基本熱力學最小值。
高k介電材料的最新發展已經顯示一些高k材料也可表現出鐵電特性。除了鐵電材料的許多其他應用之外(例如非揮發記憶體)，鐵電材料也可表現出負電容特性。當整合在電晶體閘極電極中時，由於負電容器整合所造成的本徵閘極電容器的內部電壓增益所引起的驅動電流和次臨界斜率的改善，可提高整體電晶體性能。特別地，此內部電壓增益現象可允許克服次臨界斜率中的基本熱限制。
在MOSFET中，閘極電極結構通常可理解為MOS電容器，其具有閘極金屬形式的第一電極及由通道的反轉層中的自由電荷載子所形成的第二電極，同時閘極介電質的厚度和材料成分基本上決定了閘極電極結構的給定幾何組態的有效電容。因此，當向閘極電極施加適當的電壓時，在用於增強型電晶體的通道區域中發生電荷累積，其中此效應由閘極的本徵電容來決定。
如所討論的，期望降低供應電壓以降低功耗。因此，已提出加入一負電容與閘極介電電容器串聯，以獲得負電容和正閘極電容的串聯組合。在正電容器和負電容器之間形成電容式分壓器，使得在一組特定的正和負電容值下，橫跨本徵介電正電容器的電壓可高於施加到整個閘極電極的電壓。此電壓增益很大程度取決於負電容和正電容的串聯連接的組態，以及正電容對負電容的相對值。因此，為了在閘極電極結構中實現負 電容，已提出在典型閘極介電質或閘極電極的頂部上形成鐵電材料，其中兩個電容器層的材料特性和厚度結合整體的幾何組態將強烈地影響所觀察到的內部電壓增益效應。
舉例來說，Li等人在IEDM 15：620-623,IEEE 2015所發表的「無遲滯的次60nm擺幅負電容FinFET(Sub-60mV-swing Negative-Capacitance FinFET without Hysteresis)」描述了finFET電晶體和相應的製造技術，其中負電容器串聯連接到浮動閘極電極結構。當電路中包含負電容器時，在將電壓直接施加到浮動閘極電極的情況下，所觀察到的次臨界擺幅顯著改善。進一步顯示，藉由適當地選擇負電容的數值，可避免導通電流對閘極電壓的遲滯。雖然這表示在整體電晶體性能方面可能有顯著改進，例如次臨界擺幅、導通電流等的降低，但是，如前所述，總負電容相對總正閘極電容的適當匹配是用以獲得整體優異電晶體性能的一個重要但尚未解決的問題。
特別地，針對典型的閘極電極結構，將負電容與正電容匹配(其可接著用作浮動閘極)似乎是一項非常具有挑戰性的任務，因為典型的鐵電材料的介電常數很高，而現代CMOS閘極整合中的可用空間受到很大的限制，需要非常薄的薄膜才能適用縮放的閘極電極。結果，簡單的整合方案導致不希望的電容比，以達到期望的內部電壓增益以提升效能。
鑑於上述的情況，本發明關於用於半導體裝置的製造技術，其中負電容器可在閘極電極結構中實現，同時避免或至少降低上述的一個或多個問題的影響。
以下提出了本發明的簡化概述，以提供對本發明的某些態樣的基本理解。此概述並非本發明的詳盡縱覽。此概述不是要確定本發明的關鍵或重要元素或敘述本發明的範疇。此概述的唯一目的是以簡化的形式提出一些概念，作為稍後討論的更詳細描述的序言。
本發明主要基於以下概念：藉由將負電容器結合到閘極電 極結構中可實現電晶體性能的顯著改進。也就是說，先前已經顯示可實現導通電流和次臨界擺幅的顯著改善，然而，負閘極電容與正閘極介電電容的適當匹配是關鍵。在這方面，已經認識到，對於複雜的技術節點，可藉由調整負電容器的介電質的有效厚度以及由此產生的負電容的有效面積來實現用於調整期望的負電容以改善匹配的有效機制，而不影響電晶體的整體可擴展性。
在本文所揭露的一些說明性具體實施例中，可在替換閘極製造方法中有效地實現將負電容結合到閘極電極結構中，其中可在後期製造階段中形成用於提供適當的高k和金屬閘極的凹槽，且其可進一步凹陷以提供用於自對準接觸的保護帽材料。以此方式，也可採用相應的凹槽或開口來將具有鐵電特性的介電材料結合在現有的高k金屬閘極結構之上，而下方的閘極電極結構可因此形成為浮動閘極結構，其經由上覆負電容而電容地耦合至上金屬電極。在形成負電容器期間，可基於至少兩種不同的機制有利地調整此系統的最終特性。
本文所揭露的一說明性方法包含形成一電晶體元件的一閘極電極結構的一負電容器部分，其與閘極電極結構的一浮動電極部分相鄰並電容耦合。此外，方法包含藉由獨立地調整負電容器部分的一介電材料的有效電容面積和介電材料的厚度來調整負電容器電極部分的電容。
本文所揭露的另一說明性方法包含執行至少一第一製造程序以調整一電晶體元件的一閘極電極結構的第一及第二部分一有效電容表面面積，其中第一及第二部分係電容性地彼此耦合。此外，方法包含執行至少一第二製造程序以形成具有預定義厚度的一介電材料，其中具有預定義厚度的介電材料的面積對應有效電容表面面積。
根據本文所揭露的又一具體實施例，提供包含與一電晶體元件的一通道區域相鄰形成的一閘極電極結構的一半導體裝置，其中閘極電極結構包含一浮動電極部分和經由一鐵電材料而電容地耦合至浮動電極部分的一負電容器部分。鐵電材料由介電間隙壁及導電間隙壁的其中一者橫向地包圍。
100‧‧‧半導體裝置
101‧‧‧基板材料
110‧‧‧接觸層
111‧‧‧介電帽材料
130‧‧‧閘極電極結構
130A‧‧‧尺寸
130F‧‧‧浮動閘極電極部分
130NC‧‧‧負電容器部分
130R‧‧‧寬度
130U‧‧‧開口
131‧‧‧材料
132‧‧‧材料
133‧‧‧材料
134‧‧‧材料
135‧‧‧材料
136‧‧‧材料
136W‧‧‧寬度/厚度
137‧‧‧材料
137T‧‧‧厚度
138‧‧‧材料
138B‧‧‧材料
138H‧‧‧高度水平
139‧‧‧材料
150‧‧‧電晶體元件
151‧‧‧通道區域
152‧‧‧汲極/源極區域
200‧‧‧半導體裝置
201‧‧‧基板材料
210‧‧‧接觸層
211‧‧‧介電帽材料
230‧‧‧閘極電極結構
230F‧‧‧浮動閘極電極部分
230NC‧‧‧負電容器部分
230U‧‧‧開口
231‧‧‧介電材料
232‧‧‧功函數調整材料
233‧‧‧阻擋材料
234‧‧‧電極材料
235‧‧‧間隙壁
236‧‧‧間隙壁
236W‧‧‧厚度/寬度
237‧‧‧材料
237T‧‧‧厚度
237W‧‧‧寬度
238‧‧‧材料
239‧‧‧材料
250‧‧‧電晶體元件
251‧‧‧通道區域
252‧‧‧汲極/源極區域
300‧‧‧半導體裝置
301‧‧‧基板材料
310‧‧‧接觸層
311‧‧‧介電帽材料
330‧‧‧閘極電極結構
330A‧‧‧浮動閘極電極部分
330F‧‧‧浮動閘極電極部分
330NC‧‧‧負電容器部分
331‧‧‧閘極介電材料
332‧‧‧功函數材料
333‧‧‧阻擋材料
334‧‧‧高導電電極材料
335‧‧‧間隙壁
336‧‧‧導電材料
336R‧‧‧凹陷
337‧‧‧介電材料
337T‧‧‧厚度
338‧‧‧導電材料
339‧‧‧高導電電極材料
350‧‧‧電晶體元件
351‧‧‧通道區域
352‧‧‧汲極/源極區域
可參照結合附圖的以下描述來理解本發明，其中類似的元件符號表示類似的元件，其中：圖1A-圖1G根據說明性具體實施例示意性地顯示了在基於用以調整負電容值的開口及介電間隙壁元件形成包含負電容器部分和浮動閘極部分的閘極電極結構的各種製造階段期間的半導體裝置的橫截面視圖；圖2A-圖2F根據進一步的說明性具體實施例示意性地顯示了在藉由使用用以填充剩餘開口的一介電間隙壁及一特定沉積來形成包含浮動閘極電極及負電容器部分的閘極電極結構的各種製造階段期間的半導體裝置的橫截面視圖；以及圖3A-圖3E根據進一步的說明性具體實施例示意性地顯示了在各種製造階段期間的半導體裝置的橫截面視圖，其中，特別地，在形成介電材料之前，例如負電容器部分的鐵電材料，可基於導電側壁間隙壁來調整有效電容面積，以定義浮動閘極電極部分的電極材料的有效面積。
雖然本文揭露的標的可受到各種修改及替代形式的影響，其特定具體實施例以示例的方式顯示於附圖中，並將在本文中詳細描述。然而，應理解到，此處的特定具體實施例的描述並不意在將本發明限制於所揭露的特定形式，而是相反地，其意圖為涵蓋落入由附隨的申請專利範圍所定義的本發明精神及範疇內的所有修改、等效及替代。
在接下來的描述中，為了解釋的目的，提出多個特定細節，以提供範例具體實施例的透徹瞭解。然而，應該很明顯，沒有這些特定細節、或具有等效的配置，也可實施範例具體實施例。在其它案例中，已知的結構和元件是以方塊圖形形式顯示，以避免不必要模糊範例具體實施例。此外，除非另外指明，否則說明書和申請專利範圍中所使用的所有數 字表現的數量、比例、以及成分、反應條件等的數值性質，均應理解為可在所有案例中通過術語「大約」加以修飾。
下文將描述本發明的各種說明性具體實施例。為了清楚起見，在本說明書中沒有描述實際實施方案的所有特徵。應當認識到，在任何這種實際具體實施例的開發過程中，必須作出許多特定實施決定以達成開發者的特定目標，例如符合系統相關和商業相關的限制條件，該限制在實施方案中各不相同。此外，將理解到，這種開發工作可能是複雜且耗時的，但得益於本發明的揭露內容，對所屬技術領域中具有通常知識者來說只是例行程序。
現在將參考附圖描述本發明。在附圖中僅出於解釋目的而示意地繪示了各種結構、系統及裝置，以避免由於所屬技術領域中具有通常知識者所習知的細節而模糊了本發明。然而，包含了附圖來描述及解釋本發明的說明性範例。本文所使用的字與詞應理解並解釋為具有與所屬技術領域中具有通常知識者對這些字與詞的理解一致的意義。沒有術語或短語的特殊定義(即與所屬技術領域中具有通常知識者所理解的普通或慣用含義不同)被意圖為由本文對該術語或短語的一致使用所暗示。若術語或短語意圖具有特殊含義(即除了所屬技術領域中具有通常知識者所理解的含義之外的含義)，則這種特殊定義將在說明書中以直接且明確提供該術語或短語的特殊含義的定義性方式明文闡述。
在本發明的說明性具體實施例中，已實現了一種概念，根據該概念，可基於浮動閘極電極部分形成電晶體的閘極電極，其中浮動閘極電極部分係基於相容於特定裝置生產或技術節點的幾何組態及材料而形成，此外，可基於能夠適當地調整或匹配負電容與浮動閘極電極部分的特性的製程技術來將負電容結合到閘極電極結構中。已認識到，特別地，具有鐵電特性的介電材料的層厚度和這種介電材料的有效電容面積可提供用於具體地調整最終獲得的負電容的有效機制，並因此提供精細調整閘極電極結構的整體性能的可能性。如上所述，負電容的適當微調或匹配可導致優異的性能，例如，關於避免遲滯行為和實現高導通電流及60mV/decade 及明顯更低的降低的次臨界擺幅。
另一方面，可保持與現有製程技術的高度兼容性，使得不會過度地影響整體製造成本。在這方面，已經認識到，可在後期製造階段中將閘極電極結構的電極材料凹陷的製程方案(例如，用於結合適當的介電材料用於自對準接觸製程技術)可有利地用作在先前建立的閘極電極結構上方形成負電容的開始點，從而將先前建立的閘極電極結構形成為浮動閘極電極部分，其電容地耦合至上覆的負電容器。同時，可使用各種製程技術(例如成熟的沉積技術和高度相容的材料)，以在調整負電容的介電材料(其在說明性具體實施例中可為鐵電材料或可具有鐵電特性)的有效厚度和其電容面積時提供優異的製程控制。
在實施製程方案時，已確定了可應用至少兩種不同製程以調整負電容的期望特性的策略，例如基於各種沉積方案來沉積具有明確定義厚度的介電或導電間隙壁材料以及沉積具有鐵電特性的介電材料，從而也獨立地調整其有效電容厚度。
圖1A示意性地顯示了處於適度後期製造階段的半導體裝置100的截面圖。如圖所示，半導體裝置100可以包括電晶體元件150(例如P型電晶體或N型電晶體)，其中應理解到，一般來說，根據整體電路組態，兩種類型的電晶體元件可都存在於半導體裝置100中。應理解到，本發明的概念可容易地應用於任何類型的電晶體元件。
電晶體元件150可包含形成在相應通道區域151上方的閘極電極結構130，其中通道區域151可表示具有適當特性的半導體區域，以在施加適當電位時(其可因此作用在通道區域151中的電荷載子上)作為電晶體元件150的通道，如前所述。在一些說明性具體實施例中，通道區域151可基於結晶半導體材料(例如矽、鍺、矽/鍺等)而形成，其中，在其他說明性具體實施例中，也可使用其他半導體材料，包含III-V及/或II-VI族半導體化合物。此外，在圖1A所示的具體實施例中，可假設通道區域151可由基本結晶半導體材料形成，而在其他概念中，也可使用基本上為非晶或微晶的半導體材料。電晶體元件150還可包含汲極和源極區域152，其可具有任何適 當的組態，即，這些材料可以高度摻雜的結晶半導體材料、高度摻雜的非晶材料的形式提供，可能與含金屬的半導體化合物結合以降低總接觸電阻等。在其他情況下，汲極和源極區域152可以凸起或凹陷的幾何形狀的形式來提供，其中高度摻雜的半導體材料可形成於代表通道區域151的半導體基底材料的半導體層上。一般應理解到，對於電晶體元件150可使用任何適當的幾何形狀或架構，其中，特別地，可根據裝置需求來選擇通道區域的厚度。舉例來說，通常可藉由在閘極電極結構130下方提供具有減小的厚度(例如，約15nm且顯著更小)的半導體材料來實現基本上空乏的裝置架構，而在其他情況下，可能不需要相應的基本上空乏的組態。類似地，若有需要，針對半導體裝置100的整體組態，合適的基板材料101(其可包含任何適當的載體材料，例如矽、鍺、矽/鍺等形式的結晶半導體材料)可設置有適當的摻雜區域。在其他情況下，至少在半導體裝置100的某些區域中，可在基板材料101中提供埋層絕緣層(未示出)，以定義SOI(絕緣體上半導體或絕緣體上矽)架構。
應進一步理解到，在一些說明性具體實施例中，電晶體元件150可表示平面電晶體組態，即，在通道區域151中的電流流動方向可在基本上單一方向上延伸(即圖1A中的水平方向)，電流流動方向沒有顯著變化，這在三維電晶體架構中(例如finFET結構等)是常見的情況。在其他具體實施例中，電晶體元件150可表示具有鰭片或閘極全環組態的三維電晶體，因此所示的閘極結構具有進入繪圖平面的形貌。此外，在其他具體實施例中，電晶體元件150可表示垂直取向的電晶體，使得所示的閘極和通道元件具有超出所示簡單情況的額外形貌。在更進一步的具體實施例中，應理解到，所定義的電晶體元件可進一步整合於具有多層主動電晶體元件(例如結構150)的基本三維或堆疊的架構中。
在此製造階段中，電晶體元件150可嵌入接觸層110的一或多個適當的介電材料中，其以例如氮化矽、二氧化矽等的形式提供。因此，電晶體元件150可由接觸層110的介電材料鈍化，並可進一步提供裝置級，其中可能需在後期製造階段形成接觸元件，以連接到電晶體元件的相應區 域並提供對要形成在接觸層110上方的金屬化系統(未示出)的接觸。
此外，在此製造階段，閘極電極結構130可包含形成在結構130的一部分中的開口130O，以向下延伸到指定的深度，從而暴露閘極電極結構130的導電電極材料133和134。也就是說，仍可存在由例如氮化矽、低k材料等的堅固的介電材料形成的側壁間隙壁135，且側壁間隙壁135可橫向地鈍化閘極電極結構130並因此可可靠地覆蓋閘極電極結構130的剩餘材料的側壁部分。如後文將更詳細地討論的，在形成開口130O之後，閘極電極結構130的剩餘部分也可稱作浮動閘極電極部分130F，因為部分130F可不與用以在電晶體元件150的操作期間控制通道區域151的任何參考電壓直接接觸。
浮動閘極電極部分130F可包含介電材料，也稱作閘極介電材料131，其在複雜應用中可以高k介電材料的形式提供，例如氧化鉿基的材料、氧化鋯基的材料等。應理解到，可使用複數個介電材料來形成需要與通道區域151有良好的電容耦合的複雜閘極電極結構。因此，任何這種高k介電材料都可用於層131。應理解到，在一些說明性具體實施例中，至少在通道區域151和介電層131之間形成的介面處，可使用額外的「傳統」介電材料，例如二氧化矽、氮氧化矽等。如果可能需要這種傳統的介電材料，則可選擇厚度以對介電材料131的總電容具有低影響。此外，可提供另外的材料層132，其可形成以允許調整電晶體元件150的臨界特性，且另外的材料層132可作用為功函數調整材料層，其可表示適合用以調整電晶體元件150的基本臨界電壓的任何材料。例如，可提供鋁，其可能與其他金屬物質(例如TiAlC、TiAlN、NbAlC)結合，而在其他情況下，可併入任何其他合適的金屬物質(例如TiN、TaN、TiON)到層132中。此外，電極材料133(其也可作用為有效的阻擋材料層)及材料134可代表實際的電極材料，其中，特別地，材料134可提供減小的整體電阻，且可以鎢、鈷等的形式提供，而阻擋材料133可以TiN、TaN等形式提供。
應理解到，閘極電極結構130的材料可在後期製造階段形成，即在去除用以製造電晶體元件150的虛設結構的任何虛設材料之後以及 在沉積接觸層110的一或多個介電材料之後。因此，在去除任何不需要的虛設材料之後，可基於成熟的沉積技術形成閘極電極結構130的材料系統，從而也在去除任何不需要的虛設材料後所獲得的相應開口的側壁上形成材料131、132和133，同時仍然保留側壁間隙壁135。在其他情況下，可在早期製造階段形成閘極電極結構130所需的至少一些材料，且其一部份可在形成開口130O時去除。
通常，用於形成如圖1A所示的半導體裝置100的製程策略可包含以下程序。
如上所述，在一些說明性具體實施例中，包含至少特定的閘極介電材料(例如材料131)、功函數調整材料(例如材料132)、以及電極材料(例如材料133)的閘極電極結構130可在早期製造階段形成，亦即在基於適當的隔離結構(未示出)定義適當的主動區域並在基板材料101及/或用以形成通道區域151及汲極和源極區域152的半導體材料中備製摻雜區域之後。如上所述，根據整體電晶體組態，可應用適當且成熟的製程方案，例如用於形成半導體元件100中所需的任何類型的電晶體的完全空乏通道區域，而相應的閘極電極結構可基於適當的介電和導電材料而形成，其中閘極電極結構130可在早期製造階段提供作為功能結構。
在其他情況下，可至少針對一些電晶體元件(例如電晶體元件150)提供虛設結構。在一些說明性具體實施例中，當考慮複雜的半導體裝置100時，可基於30nm及顯著更小的通道長度形成閘極電極結構130或其對應的虛設結構。在其他具體實施例中，閘極長度可明顯更長。可藉由執行任何適當的程序來繼續進一步的處理，例如植入程序、選擇性磊晶生長程序、退火程序等，以獲得所需的裝置特性。在進一步的先進製造階段中，可藉由成熟的製程技術來沉積用於接觸層110的一或多個介電材料，接著進行平坦化製程，其之後可進行遮罩和蝕刻方案，以去除閘極電極結構130的一部分材料，從而形成開口130O，而在其他情況下，可基於側壁間隙壁135和相應的遮罩方案實質完全地去除相應的虛設結構，接著進行材料131、132、133及134的沉積。如上所述，高k介電材料131的形成可伴隨著藉由氧 化或其他表面處理來沉積或形成傳統的介電材料(未示出)。當在此後期製造階段中提供時，材料131、132、133和134可基於成熟的沉積技術來沉積。舉例來說，可藉由ALD(原子層沉積)或其他複雜的CVD(化學氣相沉積)技術來沉積高k介電材料，例如氧化鉿。此外，可藉由ALD、PVD(物理氣相沉積)、金屬有機CVD等來形成功函數材料132和阻擋材料133。在沉積電極材料134並將所形成的表面形貌平坦化之後，可藉由形成蝕刻遮罩並相對側壁間隙壁135選擇性地去除材料134和133的一部分來繼續進一步的處理，從而獲得圖1A所示的浮動閘極部分130F。應理解到，用於去除含金屬材料133和134的相應去除程序在本領域中已良好地建立，因為在一些成熟的製程方案中，這些材料可能無論如何都需要進行凹陷，以提供相應的開口用以在其中形成介電帽材料，用於隨後的自對準蝕刻製程，以形成連接至閘極電極結構130的接觸元件。
圖1B示意性地顯示在更進一步的製造階段中的半導體裝置100，其中開口130O的寬度可減小，如130R所示，這可藉由在開口130O的側壁上提供具有特定寬度或厚度136W的介電側壁間隙壁元件136來實現。側壁間隙壁136可以任何適當的介電材料的形式來提供，其在後續處理期間提供所需的沉積能力和兼容性，即蝕刻電阻率等。舉例來說，在一些說明性具體實施例中，側壁間隙壁136可以二氧化鉿材料的形式提供。用於形成間隙壁136的其他候選者可包含例如二氧化矽、SiN、SiBCN、SiOCN等的材料。
可根據成熟的沉積和蝕刻策略來形成側壁間隙壁136，其中可沉積一材料層以適當地選擇寬度或厚度136W。為此，成熟、高度共保的沉積技術(例如ALD(原子層沉積)或電漿增強CVD(化學氣相沉積)技術)是可用的，並可用以形成側壁間隙壁136的材料的相應共形層。應理解到，二氧化鉿或任何上述材料是公認的高k介電材料，其也可用作閘極介電材料，例如用於層131，因此，相應的沉積技術和蝕刻配方也已經良好地建立。之後，可施加異向性蝕刻配方，以從任何水平部分、特別是從開口130O的底部去除材料，從而再次暴露至少材料134。應理解到，若有需要，可施加額外的 清潔配方，其在本領域中也已良好建立。
因此，藉由形成具有適當厚度或寬度136W的介電側壁間隙壁136，可提供第一機制以基於鐵電行為的相應介電材料來調整仍待形成的負電容的特性。
圖1C示意性地顯示在進一步製造階段中的半導體裝置100。如圖所示，可在開口130O內形成具有鐵電特性的介電材料137，其具有特定的層厚度137T(參見圖1B)，這可基於成熟的沉積配方來完成，例如ALD、CVD等等。舉例來說，層137的材料可表示當以特定方式沉積和處理時具有鐵電能力的高k介電材料。舉例來說，氧化鉿基材料、氧化鉿鋯基材料、矽摻雜氧化鉿基材料、矽摻雜氧化鋯基、Al摻雜HfO2、Y摻雜HfO2、La摻雜HfO2、Gd摻雜HfO2、Sr摻雜HfO2材料可代表當形成為薄層並暴露於特定製程條件時表現出鐵電特性的介電材料。應理解到，在一些說明性具體實施例中，材料136、137可表現出非常相似的特性，因此，材料137的相應的後沉積處理也可能影響材料136。即使存在這樣的影響，針對仍基於介電材料137而形成的負電容部分，其最後獲得的特性基本上不會受到影響，只要可基於單獨的沉積製程來調整厚度137T以在先前形成的開口130O的底部獲得期望的厚度(參見圖1B)。之後，可沉積諸如氮化鈦等的金屬材料138，其也可為用於形成複雜的閘極電極結構的公認材料，以實質完全地填充剩餘的開口，亦即層137的側壁部分之間的空間。材料138的沉積可藉由公認的沉積配方然後進行平坦化製程來完成，而在其他情況下，可應用選擇性蝕刻配方。
圖1D示意性地顯示了半導體裝置100的橫截面圖，其中可去除材料138的一部分。這可以基於選擇性蝕刻配方來實現，其中相較於材料137、136、135，材料138的蝕刻速率可顯著更高。應理解到，任何這樣的選擇性蝕刻配方(例如，用於氮化鈦)在本領域中已良好地建立並可用於獲得材料138的特定高度水平138H。應注意到，在相應的蝕刻製程期間，可去除水平裝置區域上的材料138的任何其他材料部分。
在某些情況下，當具有增加的閘極長度的閘極電極結構也 進行製程序列時，可能必須採取額外的措施來保護這類長通道裝置，因為蝕刻速率在相應的蝕刻製程期間可能會更高。因此，相較於具有適度減小的通道長度的裝置(例如閘極電極結構130)，這些裝置可被遮蔽並可單獨地處理。
應理解到，在一些說明性具體實施例中，在沉積材料137之後，可進行任何後沉積處理以調整層137的某些材料特性。在其他說明性具體實施例中，除了執行後沉積處理或作為其替代，在沉積材料137之前，可適當地製備接收材料137的材料的暴露表面區域，以調整例如材料137在沉積後的粒度，從而也影響最終獲得的鐵電性程度。
圖1E示意性地顯示處於進一步製造階段的半導體裝置100，其中可相對於材料135和138來選擇性地去除材料136、137，這可基於選擇性異向性蝕刻配方或等向性蝕刻配方來實現，可能與適當的聚合物極化層結合。因此，材料138可用以決定去除程序的適當結束，從而形成材料136、137，以實質上對應於高度水平138H。因此，在相應的去除製程期間，可形成另外的開口130U，其隨後可用於沉積適當的電極材料和介電帽材料。
圖1F示意性地顯示處於製造階段的半導體裝置100，其中可形成一導電材料層138B(其在一些說明性具體實施例中可由與材料138相同材料的形式來提供)，以連接材料138。然而，應理解到，可使用任何其他導電材料。此外，可形成例如鎢等的高導電金屬材料139，且其可作用為閘極電極結構130的有效電極材料。
材料138B、139可藉由成熟的沉積技術沉積，然後進行平坦化製程，以為進一步處理提供實質平坦的表面形貌。因此，藉由導電材料138B、139和138，可提供負電容器部分130NC的電極，其中材料137可表示將電極部分130NC電容地耦合到浮動閘極電極部分130F的介電材料。為了賦予材料137鐵電特性，可在處理流程的任何適當時間執行退火程序以使材料137結晶。舉例來說，可在如圖1F所示的階段執行相應的退火程序，其中材料137的任何非結晶部分(未示出)可藉由CMP而輕易地從表面區域去除。
圖1G示意性地顯示處於進一步製造階段的半導體裝置 100，其中可在閘極電極結構130中形成介電帽材料111，這可藉由基於成熟的蝕刻配方使材料138B、139凹陷來實現，之後沉積適當的介電材料(例如二氧化矽、氮化矽等)，然後進行平坦化處理。
因此，閘極電極結構130可包含電容地耦合到浮動電極部分130F的負電容器部分130NC，其中針對給定的材料137的組成和先前執行的處理(即退火)，部分130NC的負電容可由材料137的底部的厚度137T和由尺寸130A所定義的有效電容區域來定義。另一方面，對於材料137底部的所需厚度137T及其有效電容面積，選擇材料成分(例如氧化鉿基材料的摻雜量)及其處理將產生所需的電容匹配。也就是說，可基於兩種不同的機制來實現負電容的調整，亦即，對於給定的材料特性，具有指定厚度137T的層137的沉積，而另一方面，可基於間隙壁136的厚度或寬度136W來定義尺寸130A並因此定義部分130NC的有效電容區域。應理解到，尺寸130A原則上也可取決於厚度137T。然而，應注意到，在選擇目標厚度137T之後，仍可藉由適當地決定側壁間隙壁136的目標寬度136W來獨立地調整尺寸130A。因此，針對浮動閘極電極部分130F的給定組態，具有良好可預測和可重複的製程結果的兩個有效機制可允許對負電容部分130NC的電容值的適當微調。因此，可基於實質獨立且可良好控制的製造程序來實現這些電極部分的期望匹配，其中還可另外保持與成熟製程技術的高度兼容性。因此，針對其他給定的電晶體組態，對於給定的供應電壓，可實現關於降低的次臨界擺幅和增加的導通電流的顯著性能改善，而在其他情況下，可降低供應電壓，同時保持電晶體元件150的所需操作行為。
參考圖2A-圖2F，將描述另外的半導體裝置和技術，以提供包含負電容的閘極電極結構，其中負電容可基於至少兩種不同的製造程序進行微調。
圖2A示意性地顯示半導體裝置200的截面圖，其可包含基於閘極電極結構230形成的電晶體元件250。關於電晶體元件250，可應用與先前在電晶體元件150的上下文中所討論的相同的標準。因此，可省略對材料、製程等的任何細節的任何進一步討論，並可參考在圖1A的上下文中所 描述的半導體裝置100。類似地，閘極電極結構230可具有如前文在圖1A的閘極電極結構130的上下文中所討論的組態。也就是說，閘極電極結構230可包含介電材料231(例如高k介電材料，其可能與傳統的介電材料(未示出)結合)，接著為功函數調整材料232、阻擋材料233及電極材料234。對於這些材料中的任何一種，可應用與先前在圖1A的閘極電極結構130的背景下討論的相同的標準。此外，可基於側壁間隙壁235形成開口230O，也如先前在半導體裝置100的背景下所討論的。
關於用於形成半導體裝置200的製造策略，可參考前文在半導體裝置100的背景下所描述的製程和材料系統。
圖2B示意性地顯示了在開口230O內形成介電側壁間隙壁236(例如，基於如上所述的材料的低k介電間隙壁)之後的半導體裝置200，其中側壁間隙壁236可基於與在圖1B的側壁間隙壁136的上下文中所描述的類似的材料和製程技術來形成。特別地，間隙壁236可基於期望的目標厚度或寬度236W形成，這可藉由應用成熟的沉積技術來實現，如上所述。
圖2C示意性地顯示了處於進一步製造階段的半導體裝置200。如圖所示，開口230O(參見圖2B)可由介電材料237填充，其也可表現出鐵電特性，如前所述。舉例來說，介電材料237可具有與側壁間隙壁236類似的材料成分，而在其他情況下，只要在例如施以適當的預沉積及/或後沉積處理之後可實現鐵電行為，則可使用任何其他適當的高k介電材料。可基於適當的沉積技術來沉積例如二氧化鉿、二氧化鋯、二氧化鉿鋯等的材料237，其中適當地選擇沉積參數以實質完全地填充開口230O(參見圖2B)。為此，可使用ALD製程序列的相應的循環數量，或可應用其他CVD配方，以在材料237的沉積期間獲得期望的填充行為。若有需要，可去除任何多餘的材料，例如，藉由平坦化製程或藉由蝕刻製程，其中明確定義的表面形貌可在隨後用以去除至少一部分材料237的去除製程期間產生更好的製程控制。
圖2D示意性地顯示了在藉由去除材料237的至少一部分而形成開口230U之後的半導體裝置200。在所示的具體實施例中，也可去除材 料236。應理解到，可獲得用於去除二氧化鉿基材料的複數個選擇性蝕刻配方，且其可有利地用於相對間隙壁235選擇性地去除至少材料237。在蝕刻製程期間，可適當地控制至少一蝕刻參數(例如蝕刻時間)，以獲得材料237的剩餘厚度237T，其因此可根據介電材料237的厚度來對所產生的負電容進行微調。
如前所述，在一些說明性具體實施例中，間隙壁236可以一材料的形式提供，該材料在當可能需要對介電材料237進行相應的後沉積處理以調節其所需的鐵電行為時可能不會在材料特性上發生進一步的實質性轉變。也就是說，在一些說明性具體實施例中，間隙壁236的材料可具有顯著不同的特性(例如顯著減小的介電常數)，以不顯著地影響對浮動閘極電極部分230F的整體電容耦合。在其他情況下，如上所述，僅材料237可減小厚度，且間隙壁236可基本上保持在開口230U內。
圖2E示意性地顯示了處於進一步製造階段的半導體裝置200，其中可形成形式為適當的阻擋材料238(例如氮化鈦等)和高導電金屬239(例如鎢)的適當電極材料，以連接至介電材料237。關於形成材料238、239，可使用類似於前文參照半導體裝置100所討論的技術。也就是說，可基於成熟的技術來沉積材料238、239的層，且可應用平面化製程(例如化學機械研磨製程)，以獲得平面表面形貌。因此，可基於作用為電極的材料238、239和作用為電容器介電質的介電材料237來獲得負電容器部分230NC。如上所述，介電側壁間隙壁236也可對最終獲得的電容耦合具有一定的影響，然而，在一些說明性具體實施例中，與由材料237形成的中心部分相比，其程度顯著降低。
圖2F示意性地顯示處於進一步製造階段的半導體裝置200。如圖所示，可在閘極電極結構230中形成介電帽材料211，以提供形成自對準接觸元件的能力，如前所述。為此，可應用成熟的製程策略，如上所述。
此外，材料237的鐵電特性可藉由在製程流程的任何適當點進行退火來建立，例如在圖2F所示的階段中。可能仍存在於任何表面區域 中的材料237的任何非結晶部分可藉由CMP有效地去除。
因此，閘極電極230可包含負電容器部分230NC及其具有特定厚度237T的介電材料237(在示例性具體實施例中包括鐵電材料)，厚度237T的值可基於形成開口230U的程序進行適當地調整(見圖2D)。也就是說，厚度237T可藉由可良好控制的蝕刻製程來定義，藉此確保最終獲得的部分230NC的負電容的低變化。此外，有效電容面積可由量度237W(亦即由材料237的寬度)定義，而介電側壁間隙壁236的影響可例如藉由選擇具有相對較低的介電常數的適當介電材料而顯著減小或可忽略不計。因此，寬度237W可基於用於形成具有特定寬度236W的間隙壁236的可良好控制的沉積製程來定義，如先前所討論的(圖2B)。因此，同樣在這種情況下，對於浮動閘極電極部分230F的給定整體組態，可獲得針對部分230NC的明確定義的負電容。同樣在此情況下，可藉由與成熟的製程策略的高度兼容性來實現前文在裝置100的上下文中討論的優點。
參考圖3A-圖3E，現在將更詳細地描述另外的說明性具體實施例，其中，特別地，可基於導電側壁間隙壁來調整相應的有效電容區域。
圖3A示意性地顯示了包含電晶體元件350的半導體裝置300，其中電晶體元件350又可包含閘極電極結構330。關於半導體裝置300和電晶體元件350，可應用與先前在半導體裝置100及200的上下文中所討論的相同的標準。因此，將不再重複可能與閘極電極結構330無關的半導體裝置300和電晶體元件350的任何具體細節。在這方面，可參考在半導體裝置100和200的上下文中所提供的細節。
類似地，在此製造階段中的閘極電極結構330可具有與先前在圖1A的閘極電極結構130和圖2A的閘極電極結構230的上下文中所討論的組態類似的組態。也就是說，閘極電極結構330可包含閘極介電材料331、功函數材料332、阻擋材料333和高導電電極材料334。此外，可形成開口330O以暴露導電材料333及334，而開口330O的側壁可由側壁間隙壁335定義。同樣在此情況下，關於用以形成閘極電極結構330等的材料、製程技術的任何進一步細節，可應用與先前在閘極電極結構130、230的上下文中所討論的 相同的標準。
圖3B示意性地顯示了處於進一步製造階段的半導體裝置300。如圖所示，導電材料336(例如氮化鈦、氮化鉭等)可至少形成於開口330O的側壁的一部分上，即在間隙壁335的表面區域的一部分上。為此，可應用任何適當的沉積配方，以在開口330O內形成具有明確定義厚度的材料層336，對此有成熟的沉積配方。之後，可藉由例如任何適當的選擇性異向性蝕刻配方來去除材料336的一部分，從而獲得特定程度的凹陷336R，其因此可表示用於控制負電容的機制，稍後將會有更詳細的討論。
應理解到，在相應的製程策略中，若此材料334提供足夠的蝕刻選擇性以作用為有效的蝕刻停止層，則可從電極材料334上方去除材料336。在其他情況下，可基於其他適當的蝕刻配方來完成所需的凹陷336R，其中，舉例來說，可沉積適當的聚合物材料，以可靠地填充開口330O，同時仍提供實質平坦的表面形貌。在隨後的蝕刻製程中，先前形成的平坦化層可與材料336的暴露部分一起被去除，直到可實現目標凹陷336R。此後，可藉由任何適當的去除製程(例如電漿灰化等)去除平坦化層。在此情況下，具有相應層厚度的材料336仍可存在於電極材料334的頂部，如圖3B所示。
圖3C示意性地顯示了處於進一步製造階段的半導體裝置300。如圖所示，可在開口330O內共形地形成具有呈現鐵電特性能力的介電材料層337，使得可提供特定層厚度337T與導電側壁間隙壁336和層336的材料或位於先前形成的開口330O的底部的材料334(如上所述)接觸。此外，可在介電層337上以共形方式形成適當的導電材料338，例如氮化鈦、氮化鉭等。同樣在此情況下，成熟的沉積技術為可得的，其中，特別地，可藉由使用例如ALD等的複雜沉積技術，基於適當選擇的目標值以高精確度調整厚度337T。之後，可應用公認的沉積技術來形成導電層338。
圖3D示意性地顯示了在用高導電電極材料339(例如鎢等)填充開口330O(參見圖3C)後的半導體裝置300。為此，可應用公認的沉積技術，接著進行平坦化處理以獲得平面表面形貌。
圖3E示意性地顯示了處於進一步製造階段的半導體裝置 300。如圖所示，材料337、338、339的一部分可由介電帽材料311代替，其提供以實現自對準接觸製程，如前文參照半導體裝置100、200所討論的。為此，可應用成熟的製程技術。
此外，如上所述，可基於選擇適當的沉積條件及/或應用預沉積及/或後沉積處理(例如退火製程、材料336的表面電位的調節等)來調整材料337關於鐵電程度的特性。例如，材料337的退火可在如圖3E所示的階段進行，從而簡化材料337、338和339的凹陷，如上所述。
因此，閘極電極結構330可包含浮動閘極電極部分330F，其包含高導電電極材料334和導電材料336，其也可稱作導電側壁間隙壁，其在一定程度上圍繞具有所需厚度337T的介電材料337周圍。
因此，閘極電極330可包含負電容器部分330NC，其由作為電極的導電材料338和339以及形式例如為鐵電材料的介電材料337所形成。因此，電容耦合由有效電容區域330A決定，有效電容區域330A由導電側壁間隙壁336以及當然還有底部材料所定義，其中底部材料也可如圖3E所示以材料336的形式呈現、或者當材料336的底部部分在形成凹槽336R期間被去除時，底部材料可以材料334的形式提供，如前所述。因此，凹陷336R的程度可因此定義定區域330A的尺寸，藉此而能夠基於用於使導電側壁間隙壁336凹陷的製程順序來調整區域330A。另一方面，對於給定的材料特性(由材料組成和處理類型所定義)，負電容也由厚度337T所定義，其可在形成介電層337時基於選擇適當的沉積參數而獨立地調整。因此，可藉由控制凹陷336R的程度及/或控制厚度337T來實現所產生的部分330NC的負電容的期望微調。舉例來說，當凹陷336R的程度減小時(例如藉由適當地控制相應的蝕刻時間)，可增加區域330A，從而也增加負電容的量。
因此，本發明提供了製造策略和所產生的半導體裝置器件，其中電晶體元件的閘極電極結構可提供作為負電容器部分和浮動電極部分的串聯連接。
為此，可藉由提供至少兩種不同的機制(即製造程序順序)，以精確的方式調整閘極電極結構的負電容值，以調整鐵電材料的層厚度和 介電材料的有效電容面積，其中層厚度和有效面積由材料特性決定，例如介電常數等，這又取決於材料成分的選擇和其處理(即退火)。因此，可實現實際閘極電極結構的正電容(即，閘極電極結構的浮動電極部分)和負電容器部分的期望匹配，以在降低次臨界擺幅方面獲得更佳的電晶體性能，在給定的供應電壓下增加導通電流，同時避免閘極電壓/導通電流特性的遲滯。因此，對於給定的整體電晶體組態和給定的供應電壓，可實現減小的漏電流和更佳的切換特性，或者對於給定的電晶體性能，通常可降低供應電壓，從而也有助於降低複雜半導體裝置中的總功耗。因此，本文所述的技術可有效地應用於在將電晶體嵌入至接觸層的層間介電材料後實現最終閘極電極特性的策略。在一些方法中，基本閘極電極材料(例如閘極介電材料的一部分、功函數材料和高導電電極材料)可在後期製造階段提供，而在其他情況下，這些材料中的至少某些材料可在早期製造階段提供，亦即在完成基本電晶體組態之前提供。
以上所揭露的特定具體實施例僅為說明性，因為所屬技術領域中具有通常知識者受益於本文的教示後顯然可以不同但等效的方式來修改及實施本發明。舉例來說，可用不同的順序完成前文所提出的製程步驟。此外，除非在以下的申請專利範圍中有描述，否則並不打算限制本發明於本文所示的架構或設計的細節。因此，顯然可改變或修改前文所揭露的特定具體實施例，且所有這類變化均認為是在本發明的範疇及精神內。應注意，在本說明書中及在附隨的申請專利範圍中使用例如「第一」、「第二」、「第三」、或「第四」的用語來描述各種程序或結構只是用來作為這些步驟/結構的簡寫參考，且不一定意味著按照該有序序列來執行/形成這些步驟/結構。當然，取決於精確的申請專利範圍語言，可能需要或不需要這些製程的有序序列。因此，本文所尋求的保護如下文的申請專利範圍所述。

Claims (19)

  1. 一種方法，包含：形成一電晶體元件的一閘極電極結構的一負電容器部分，該負電容器部分與該閘極電極結構的一浮動電極部分相鄰並電容耦合；以及藉由獨立地調整該負電容器部分的一介電材料的一有效電容面積和該介電材料的一厚度來調整該負電容器部分的一負電容。
  2. 申請專利範圍第1項所述的方法，其中獨立調整該負電容器部分的該介電材料的該有效電容面積及其該厚度包含在暴露該浮動電極部分的一電極材料的一開口中形成具有一特定厚度的一側壁間隙壁，並在具有該特定厚度的該側壁間隙壁和該開口的一底部上形成該負電容器部分的該介電材料，以降低該開口的尺寸。
  3. 申請專利範圍第2項所述的方法，更包含在形成該介電材料後，以該負電容器部分的一電極材料填充具有降低尺寸的該開口。
  4. 申請專利範圍第1項所述的方法，其中獨立地調整該負電容器部分的該介電材料的該有效電容面積和其該厚度包含在暴露該浮動電極部分的一電極材料的一開口的多個側壁上選擇性地形成具有一特定厚度的側壁間隙壁，以降低該開口的一寬度，並形成該負電容器部分的該介電材料以在具有降低寬度的該開口中延伸到一預定高度。
  5. 申請專利範圍第4項所述的方法，其中形成該介電材料包含以該介電材料從底部到頂部填充具有降低寬度的該開口，並去除在該預定高度之上的該介電材料的一部分。
  6. 申請專利範圍第5項所述的方法，更包含去除在該預定高度之上的該側壁間隙壁的一部分。
  7. 申請專利範圍第4項所述的方法，更包含在該介電材料上形成該負電容器部分的一電極材料。
  8. 申請專利範圍第1項所述的方法，其中獨立地調整該負電容器部分的該介電材料的該有效電容面積和其該厚度包含：在一開口的多個側壁上形成一上電極材料，該開口暴露該浮動電極部分的一下電極材料，其中該上電極材料延伸至一預定高度；以及在該開口中形成具有該預定厚度的一層該介電材料。
  9. 申請專利範圍第8項所述的方法，更包含在該層介電材料上形成該負電容器部分的一電極材料。
  10. 申請專利範圍第1項所述的方法，更包含以一介電帽材料來代替該負電容器部分的一部分。
  11. 申請專利範圍第1項所述的方法，其中該介電材料係形成為具有一鐵電行為。
  12. 種方法，包含：執行至少一第一製造程序以調整一電晶體元件的一閘極電極結構的一第一部分及一第二部分的一有效電容表面面積，該第一部分及該第二部分係電容性地彼此耦合；以及執行至少一第二製造程序以形成具有一預定義厚度的一介電材料，具有該預定義厚度的該介電材料的一面積對應該有效電容表面面積。
  13. 申請專利範圍第12項所述的方法，其中該介電材料包含一鐵電材料，以賦予一負電容至該閘極電極結構的該第二部分。
  14. 申請專利範圍第12項所述的方法，更包含在執行該至少一第一製造程序及該至少一第二製造程序之前，在一層間介電材料中形成一開口，以暴露該閘極電極結構的該第一部分的一電極材料。
  15. 申請專利範圍第14項所述的方法，其中該至少一第一製造程序包含在該開口的多個側壁上形成一側壁間隙壁，以將該開口的一寬度降低至一第一寬度。
  16. 申請專利範圍第15項所述的方法，其中該側壁間隙壁形成為一介電間隙壁，且其中該至少一第二製造程序包含沉積具有該預定義厚度的該介電材料，以將該開口的該第一寬度降低至一第二非零寬度。
  17. 申請專利範圍第15項所述的方法，其中該側壁間隙壁形成為一介電間隙壁，且其中該至少一第二製造程序包含以該介電材料填充具有該第一寬度的該開口，並去除在一預定義高度以上的該介電材料的一部分，以獲得該預定義厚度。
  18. 申請專利範圍第15項所述的方法，其中該側壁間隙壁形成為一導電間隙壁，且其中該至少一第二製造程序包含在該導電間隙壁上以及在與該閘極電極結構的該第一部分的一電極材料電性連接的該開口的一底部上沉積具有該預定義厚度的該介電材料。
  19. 一種半導體裝置，包含：與一電晶體元件的一通道區域相鄰形成的一閘極電極結構，該閘極電極結構包含一浮動電極部分和經由一鐵電材料而電容地耦合至該浮動電極 部分的一負電容器部分，該鐵電材料由一介電間隙壁及一導電間隙壁的其中一者橫向地包圍。
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