CN116387316A - 半导体结构的制作方法、半导体结构及存储器 - Google Patents

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Abstract

本公开实施例提供一种半导体结构的制作方法、半导体结构及存储器，其中半导体结构的制作方法包括：提供衬底；在衬底的表面形成栅极结构；形成覆盖衬底和栅极结构的第一氧化层；去除位于衬底表面的第一氧化层；利用热氧化工艺在衬底表面形成第二氧化层；以第二氧化层作为遮蔽层对衬底进行第一掺杂处理，以在衬底中形成源极区和漏极区。

Description

半导体结构的制作方法、半导体结构及存储器
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构的制作方法、半导体结构及存储器。
背景技术
近年来，半导体集成电路行业经历了快速发展。互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)场效应管，是一种广泛应用在模拟电路与数字电路中的晶体管，使用掺杂半导体材料作为半导体衬底，并在半导体衬底上进行离子掺杂形成两个反型扩散区域，以作为源极区和漏极区，通过在栅极结构上施加电压，可以对源漏区之间的电荷沟道进行控制。然而，目前的CMOS晶体管制造工艺在片内(WithinWafer)均匀性及产品良率上仍有一定的提升空间。
发明内容
有鉴于此，本公开实施例提供了一种半导体结构的制作方法、半导体结构及存储器。
第一方面，本公开实施例提供了一种半导体结构的制作方法，包括：提供衬底；在所述衬底的表面形成栅极结构；形成覆盖所述衬底和所述栅极结构的第一氧化层；去除位于所述衬底表面的所述第一氧化层；利用热氧化工艺在所述衬底表面形成第二氧化层；以所述第二氧化层作为遮蔽层对所述衬底进行第一掺杂处理，以在所述衬底中形成源极区和漏极区。
在一些实施例中，所述方法还包括：以所述栅极结构作为掩膜，对所述衬底进行第二掺杂处理，以在所述栅极结构两侧的所述衬底中形成第一掺杂区；所述第一掺杂区用于作为形成所述源极区和所述漏极区的轻掺杂区；所述形成覆盖所述衬底和所述栅极结构的第一氧化层包括：在所述栅极结构和形成有所述第一掺杂区的所述衬底的表面形成第一氧化层。
在一些实施例中，所述去除位于所述衬底表面的所述第一氧化层具体包括：去除位于所述衬底表面和位于所述栅极结构顶部的所述第一氧化层，并保留位于所述栅极结构侧壁上的所述第一氧化层，以作为间隔结构；所述间隔结构和所述栅极结构用于作为所述第一掺杂处理的掩膜。
在一些实施例中，所述方法还包括：利用热氧化工艺在所述栅极结构两侧的所述衬底表面形成第三氧化层；所述对所述衬底进行第二掺杂处理包括：以所述第三氧化层作为遮蔽层对所述衬底进行第二掺杂处理。
在一些实施例中，所述方法还包括：在所述衬底中形成间隔排布的隔离沟槽；在所述隔离沟槽的内壁上形成隔离层；在所述隔离沟槽中填充绝缘材料，形成所述隔离结构；所述在所述衬底的表面形成栅极结构，包括：在相邻两个隔离结构之间的所述衬底的表面形成栅极结构。
在一些实施例中，所述在所述衬底的表面形成栅极结构包括：在所述衬底的表面上形成栅介电层；在所述栅介电层上形成栅电极层；形成覆盖所述栅介电层和所述栅电极层的第一保护层；所述栅介电层、所述栅电极层和所述第一保护层构成所述栅极结构。
在一些实施例中，所述在所述栅介电层上形成栅电极层包括：在所述栅介电层上依次形成多晶硅层、第一导电层、第二导电层和第二保护层；刻蚀所述多晶硅层、所述第一导电层、所述第二导电层和所述第二保护层，剩余的所述多晶硅层、所述第一导电层、所述第二导电层和所述第二保护层构成所述栅电极层。
在一些实施例中，所述形成覆盖所述栅介电层和所述栅电极层的第一保护层包括：形成覆盖所述衬底、所述栅介电层和所述栅电极层的初始第一保护层；去除位于所述衬底表面的所述初始第一保护层，并保留位于所述栅介电层和所述栅电极层表面的所述初始第一保护层，以作为所述第一保护层。
第二方面，本公开实施例提供了一种半导体结构，包括：衬底；栅极结构，位于所述衬底上；源极区和漏极区，分别位于所述栅极结构两侧的所述衬底中；其中，位于所述栅极结构下方的所述衬底的表面高于位于所述栅极结构两侧的所述衬底的表面。
第三方面，本公开实施例提供了一种存储器，包括：外围电路，包括由上述实施例中任一项所述的半导体结构的制作方法获得的半导体结构；存储单元阵列，连接所述外围电路。
在本公开实施例提供的半导体结构的制作方法中，形成覆盖衬底和栅极结构的第一氧化层后，去除位于衬底表面的第一氧化层，并利用热氧化工艺在衬底表面形成第二氧化层，然后以第二氧化层作为遮蔽层对衬底进行第一掺杂处理。如此，一方面，热氧化工艺形成的第二氧化层的厚度更加均匀，使得第一掺杂处理时，注入到衬底中的离子的深度更加均匀，有效提高了片内均匀性；另一方面，热氧化工艺不会增加位于栅极结构侧壁的第一氧化层的厚度，使得后续形成的源极区和漏极区的位置和尺寸更加精准。
附图说明
图1为本公开实施例提供的一种形成隔离结构的工艺过程示意图；
图2为本公开实施例提供的一种形成栅介电层和栅电极层的工艺过程示意图；
图3为本公开实施例提供的一种形成初始保护层的工艺过程示意图；
图4为本公开实施例提供的一种形成保护层的工艺过程示意图；
图5为本公开实施例提供的一种形成轻掺杂区的工艺过程示意图；
图6为本公开实施例提供的一种形成第一氧化层的工艺过程示意图；
图7为本公开实施例提供的一种形成间隔结构和遮蔽层的工艺过程示意图；
图8为本公开实施例提供的一种形成源极区和漏极区的工艺过程示意图；
图9为本公开实施例提供的一种半导体结构的制作方法的步骤流程图；
图10为本公开实施例提供的另一种提供衬底的工艺过程示意图；
图11为本公开实施例提供的另一种形成隔离沟槽的工艺过程示意图；
图12为本公开实施例提供的另一种形成隔离层的工艺过程示意图；
图13为本公开实施例提供的另一种形成隔离结构的工艺过程示意图；
图14为本公开实施例提供的另一种形成多晶硅层、第一导电层和第二导电层的工艺过程示意图；
图15为本公开实施例提供的另一种形成栅电极层的工艺过程示意图；
图16为本公开实施例提供的另一种形成初始保护层的工艺过程示意图；
图17为本公开实施例提供的另一种形成保护层的工艺过程示意图；
图18为本公开实施例提供的另一种形成第三氧化层的工艺过程示意图；
图19为本公开实施例提供的另一种形成第一掺杂区的工艺过程示意图；
图20为本公开实施例提供的另一种形成第一氧化层的工艺过程示意图；
图21为本公开实施例提供的另一种形成间隔结构的工艺过程示意图；
图22为本公开实施例提供的另一种形成第二氧化层的工艺过程示意图；
图23为本公开实施例提供的另一种形成源极区和漏极区的工艺过程示意图；
图24为本公开实施例提供的一种半导体结构的示意图；
图25为本公开实施例提供的一种存储器的示意图。
具体实施方式
为了便于理解本公开，下面将参照相关附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在一些实施例中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文中所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，属于“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
在一些实施例中，图1至图8示出了一种半导体结构100的制作方法，具体包括以下步骤：
如图1所示，在衬底110中形成间隔排列的隔离结构120，这里的隔离结构120可以是浅槽隔离(Shallow Trench Isolation，STI)，具体包括位于隔离沟槽内壁上的隔离层121，以及填充于隔离沟槽内的绝缘体122。其中隔离层121的材料包括但不限于氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)等，绝缘体122可以为氧化硅等材料。
如图2所示，利用沉积等工艺，在衬底110表面依次形成栅介电层131和多个导电层，并对多个导电层进行刻蚀，从而形成栅电极层133，这里的栅电极层133位于相邻两个隔离结构120之间的衬底110的表面上，栅电极层133的材料包括但不限于多晶硅、铜(Cu)、钨(W)、氮化钛(TiN)等。
如图3所示，利用沉积等工艺，形成覆盖栅介电层131、栅电极层133和衬底110表面的初始保护层134，这里初始保护层134的材料包括但不限于氮化硅、氮氧化硅等。
如图4所示，去除位于衬底110表面上的部分初始保护层134，以形成覆盖栅电极层133和栅介电层131的保护层135，上述栅介电层131、栅电极层133和保护层135构成栅极结构130。
如图5所示，利用光刻、离子注入等工艺，并以栅极结构130作为掩膜，在栅极结构130两侧的衬底110中形成轻掺杂区111，这里的轻掺杂区111可以是轻掺杂漏区(LightlyDoped Drain，LDD)，轻掺杂区111用于在后续进一步形成源极区和漏极区，以有效减少热载流子效应和短沟道效应对于晶体管阈值电压的影响。
如图6所示，利用沉积等工艺，在衬底110和栅极结构130的表面形成第一氧化层140，这里第一氧化层140可以用于在后续步骤中形成位于栅极结构130侧壁的间隔结构，以及位于衬底表面的遮蔽层。
如图7所示，利用刻蚀等工艺，去除位于栅极结构130顶部的部分第一氧化层140，并减薄位于衬底110表面上的部分第一氧化层140。如此，剩余的位于栅极结构130侧壁上的第一氧化层140作为间隔结构141，剩余的位于衬底110表面上的第一氧化层140作为后续离子注入的遮蔽层142。这里间隔结构141可以为侧墙结构(Spacer)，间隔结构141用于定义后续离子注入所形成的源极区和漏极区的具体区域，以及保护栅极结构130。遮蔽层142可以在离子注入的过程中，减少注入的离子直接打在衬底110表面所造成的缺陷。
如图8所示，利用栅极结构130和间隔结构141作为掩膜，并通过遮蔽层142对衬底110进行离子注入，以在轻掺杂区111所在的区域中形成源极区S和漏极区D。可以理解的是，遮蔽层142的厚度会影响到离子注入的深度，较厚的遮蔽层142使得离子注入的深度较浅，而较薄的遮蔽层142则使得离子注入的深度较深。
值得注意的是，这里利用刻蚀工艺对位于衬底110表面上的部分第一氧化层140进行减薄，以保留一定厚度的第一氧化层140作为离子注入的遮蔽层142，然而，由于衬底110上不同位置的刻蚀速率(Etching Rate，ER)的差异，会使得遮蔽层142的厚度不均匀，从而导致后续离子注入的深度不同，降低了所形成的半导体结构100的片内均匀性。
本公开中的刻蚀工艺可以分为干法刻蚀(Dry Etching)与湿法刻蚀(WetEtching)。其中，干法刻蚀可以包括离子铣刻蚀(Ion Neam Milling Etching)、等离子体刻蚀(Plasma Etching)、反应离子刻蚀(Reactive Ion Etching)或激光烧蚀(LaserAblation)等；湿法刻蚀是利用溶剂或溶液来进行刻蚀，例如酸碱溶液。沉积工艺包括但不限于化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic LayerDeposition，ALD)或物理气相沉积(Physical Vapor Deposition，PVD)等。掺杂工艺包括但不限于热扩散、离子注入等，下文中不再赘述。
第一方面，如图9所示，本公开实施例提供了一种半导体结构200的制作方法，其对应的结构如图10至图23所示，所述半导体结构200的制作方法包括以下步骤：
步骤S10、提供衬底210；
步骤S20、在所述衬底210的表面形成栅极结构230；
步骤S30、形成覆盖所述衬底210和所述栅极结构230的第一氧化层240；
步骤S40、去除位于所述衬底210表面的所述第一氧化层240；
步骤S50、利用热氧化工艺在所述衬底210表面形成第二氧化层250；
步骤S60、以所述第二氧化层250作为遮蔽层对所述衬底210进行第一掺杂处理，以在所述衬底210中形成源极区S和漏极区D。
应当理解，图9中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤。此外，附图中为了使得各个结构均能被清晰示出，可能造成各结构的尺寸比例关系与实际结构不符。
如图10所示，提供衬底100。衬底100的材料可以包括单质半导体材料，例如硅(Si)、锗(Ge)等，或者化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)或磷化铟(InP)等。在一些实施例中，衬底100还可以是掺杂的，或者在衬底中包括掺杂区域和未掺杂区域。
如图17所示，可以利用沉积、光刻、刻蚀等工艺，在衬底210的表面形成栅极结构230。示例性地，可以先在衬底210上依次形成栅介电层和多个导电层，再利用光刻和刻蚀工艺，去除部分导电层，以实现图形转移，形成对应的栅电极层，然后形成覆盖栅电极层和栅介电层表面的保护层，从而形成栅极结构230，即栅极结构230可以包括栅电极层、栅介电层和保护层。
如图20所示，可以利用沉积等工艺，形成覆盖衬底210和栅极结构230的第一氧化层240，这里的第一氧化层240用于在后续步骤中形成位于栅极结构230侧壁的间隔结构.
如图21所示，可以利用刻蚀等工艺，去除位于栅极结构230顶部以及位于衬底210表面的部分第一氧化层240，如此，剩余的位于栅极结构230侧壁上的第一氧化层240作为间隔结构241。这里间隔结构241可以为侧墙结构，间隔结构241用于定义后续离子注入所形成的源极区和漏极区的具体区域，以及保护栅极结构230。可以理解的是，位于衬底210表面的第一氧化层240被完全去除，以便于后续重新在衬底210表面利用热氧化工艺生长出遮蔽层。
如图22所示，可以利用热氧化工艺在衬底210表面生长出第二氧化层250，第二氧化层250可以作为后续离子注入的遮蔽层，从而在离子注入的过程中，减少注入的离子直接打在衬底210表面所造成的缺陷。
如图23所示，可以将栅极结构230和间隔结构241作为离子注入的掩膜，并以第二氧化层250作为遮蔽层，对衬底210进行离子注入，以在衬底210中形成源极区S和漏极区D。在一些实施例中，在形成源极区S和漏极区D之前，还可以先对栅极结构230两侧的衬底210进行轻掺杂处理，以形成轻掺杂漏区，故后续可以在形成栅极侧墙后，对轻掺杂漏区进行源漏掺杂，以有效减少热载流子效应和短沟道效应对于晶体管阈值电压的影响。
可以理解的是，由于完全去除了位于衬底210表面的第一氧化层240，且热氧化工艺形成的第二氧化层250的厚度更加均匀，故以第二氧化层250作为遮蔽层对衬底210进行第一掺杂处理时，注入到衬底210中的离子的深度更加均匀，有效提高了片内均匀性。此外，第二氧化层250通过内源性生长形成，即热氧化工艺不会增加位于栅极结构230侧壁的第一氧化层240的厚度，使得后续形成的源极区S和漏极区D的位置和尺寸更加精准。
在一些实施例中，所述热氧化工艺的反应气体包括H2和O2，其中H2的流量为0.8slm至1slm，O2的流量为0.01slm至0.1slm。
在一些实施例中，所述热氧化工艺中反应腔室的温度为810℃至850℃，压力为80Pa至150Pa。
在本公开实施例中，可以利用热氧化工艺对衬底210的表面进行氧化处理，以形成目标厚度的第二氧化层。其中，热氧化工艺的反应气体可以包括H2和O2，且H2的流量设置为0.8slm(Standard Litre per Minute)至1slm，O2的流量设置为0.01slm至0.1slm。而热氧化工艺中反应腔室的温度可以为810℃至850℃，压力可以为80Pa至150Pa(接近真空)，反应时间可以为3min至5min，以长出足够厚度且均匀的第二氧化层。
在一些实施例中，如图11至图13所示，所述方法还包括：在所述衬底210中形成间隔排布的隔离结构220；如图17所示，所述在所述衬底210的表面形成栅极结构230，包括：在相邻两个隔离结构220之间的所述衬底210的表面形成栅极结构230。
在本公开实施例中，可以利用光刻，刻蚀，沉积等工艺，在衬底210中形成多个隔离结构220，隔离结构220可以为浅槽隔离。隔离结构220可以用于确定晶体管有源区的具体位置，以及隔离相邻两个晶体管的有源区。示例性地，隔离结构220可以包括位于隔离沟槽侧壁上的隔离层，以及填充在隔离沟槽内的绝缘材料。
在一些实施例中，如图11至图13所示，所述在所述衬底210中形成间隔排布的隔离结构220，包括：在所述衬底210中形成间隔排布的隔离沟槽221；在所述隔离沟槽221的内壁上形成隔离层222；在所述隔离沟槽221中填充绝缘材料，形成所述隔离结构220。
在本公开实施例中，如图11所示，可以利用光刻和刻蚀等工艺，在衬底210中形成多个间隔排布的隔离沟槽221。接下来如图12所示，可以利用热氧化和沉积等工艺，形成覆盖隔离沟槽221内壁的隔离层222。示例性地，可以先使用热氧化工艺，在隔离沟槽221的内壁生长一层薄氧化层，以消除刻蚀隔离沟槽221时对衬底210造成的损伤，然后在薄氧化层及衬底表面上继续沉积一层氮化硅层，氮化硅层可以作为后续衬底表面平坦化处理的阻挡材料，可以理解的是，这里的薄氧化硅层和氮化硅层共同构成隔离层222。如图13所示，可以使用沉积等工艺，在形成有隔离层222的隔离沟槽221中填充绝缘材料，最终形成隔离结构220，这里的绝缘材料包括但不限于氧化硅等。
在一些实施例中，所述方法还包括：对形成有所述隔离结构222的所述衬底210的表面进行平坦化处理。
在本公开实施例中，在衬底210中形成隔离结构222后，可以利用化学机械抛光工艺(Chemical Mechanical Polishing，CMP)，对衬底210的表面进行平坦化处理，以便于后续在衬底210上形成栅极结构。在一些实施例中，平坦化处理可以去除形成隔离结构222的过程中，残留在衬底210表面上的氧化物和氮化物等材料。
在一些实施例中，如图14至图17所示，所述在所述衬底210的表面形成栅极结构230包括：在所述衬底210的表面上形成栅介电层231；在所述栅介电层231上形成栅电极层232；形成覆盖所述栅介电层231和所述栅电极层232的第一保护层234；所述栅介电层231、所述栅电极层232和所述第一保护层234构成所述栅极结构230。
在本公开实施例中，如图15所示，可以利用沉积、热氧化等工艺，在衬底210表面上形成栅介电层231，这里的栅介电层231即栅氧化层，其材料包括但不限于氧化硅、氮氧化硅、氧化铪(HfO2)等。接着可以利用沉积、光刻和刻蚀等工艺，在栅介电层231上形成栅电极层232，这里栅电极层232可以为多层结构，其材料可以包括多晶硅和金属等材料，以提高栅极对沟道的控制能力。如图17所示，可以利用沉积、刻蚀等工艺，形成覆盖栅介电层231和栅电极层232的第一保护层234，这里第一保护层234用于减少后续工艺对栅介电层231和栅电极层232的损伤。
在一些实施例中，如图14和图15所示，所述在所述栅介电层231上形成栅电极层232包括：在所述栅介电层231上依次形成多晶硅层235、第一导电层236、第二导电层237和第二保护层238；刻蚀所述多晶硅层235、所述第一导电层236、所述第二导电层237和所述第二保护层238，剩余的所述多晶硅层235、所述第一导电层236、所述第二导电层237和所述第二保护层238构成所述栅电极层232。
在本公开实施例中，如图14所示，可以利用沉积工艺，在栅介电层231上依次形成多晶硅层235、第一导电层236、第二导电层237和第二保护层238。示例性地，第二导电层237的材料可以为钨，用于引出栅电极，而第一导电层236的材料可以为氮化钛，以作为多晶硅层235和第二导电层237之间的粘接层。第二保护层238的材料则可以与第一保护层234相同，为氮化硅、氮氧化硅等，第二保护层238可以减少后续工艺对栅电极层232顶部的损伤。如图15所示，可以利用光刻和刻蚀等工艺，去除部分多晶硅层235、第一导电层236、第二导电层237和第二保护层238，以形成具有特定形状和尺寸的栅电极层232。
在一些实施例中，如图16和图17所示，所述形成覆盖所述栅介电层231和所述栅电极层232的第一保护层234包括：形成覆盖所述衬底210、所述栅介电层231和所述栅电极层232的初始第一保护层233；去除位于所述衬底210表面的所述初始第一保护层233，并保留位于所述栅介电层231和所述栅电极层232表面的所述初始第一保护层233，以作为所述第一保护层234。
在本公开实施例中，如图16所示，可以利用沉积等工艺，在衬底210、栅介电层231和栅电极层232的表面上形成初始第一保护层233，这里初始第一保护层233的材料可以为氮化硅、氮氧化硅等。接着如图17所示，利用刻蚀工艺去除位于衬底210表面上的初始第一保护层，以保留覆盖于栅介电层231和栅电极层232表面的初始第一保护层，作为第一保护层234。在一些实施例中，位于栅极结构230侧壁上的第一保护层234可以与间隔结构一起作为补偿隔离，以补偿后续LDD离子注入所引起的横向扩散。在一些实施例中，第一保护层234的材料可以与第二保护层238的材料相同，二者的主要区别在于第二保护层238覆盖在第二导电层的上方，且第二保护层238与多晶硅层、第一导电层、第二导电层同时刻蚀形成，而第一保护层234可以覆盖栅电极层232的侧壁和顶部，且第一保护层234可以在第二保护层238之后形成。
在一些实施例中，如图19所示，所述方法还包括：以所述栅极结构230作为掩膜，对所述衬底210进行第二掺杂处理，以在所述栅极结构230两侧的所述衬底210中形成第一掺杂区211；所述第一掺杂区211用于作为形成所述源极区和所述漏极区的轻掺杂区；如图20所示，所述形成覆盖所述衬底210和所述栅极结构230的第一氧化层240包括：在所述栅极结构230和形成有所述第一掺杂区211的所述衬底210的表面形成第一氧化层240。
在本公开实施例中，在形成栅极结构230两侧的间隔结构之前，可以先在衬底210中形成轻掺杂漏区，即第一掺杂区211。具体地，可以利用离子注入工艺，以栅极结构230作为掩膜，在栅极结构230两侧的衬底210中注入与衬底210掺杂类型相反的离子，并进行退火处理，以激活注入的杂质离子，从而形成第一掺杂区211。值得注意的是，对于在P阱中形成N型的轻掺杂漏区时，可以先利用光刻工艺在N阱区域上形成光阻层，而对于在N阱中形成P型的轻掺杂漏区时，可以先利用光刻工艺在P阱区域上形成光阻层。
在衬底210中形成第一掺杂区211后，即可在栅极结构230和衬底210表面形成第一氧化层240，以形成后续的间隔结构，进而进行源漏掺杂。
在一些实施例中，如图18所示，所述方法还包括：利用热氧化工艺在所述栅极结构230两侧的所述衬底210表面形成第三氧化层260；所述对所述衬底210进行第二掺杂处理包括：以所述第三氧化层260作为遮蔽层对所述衬底进210行第二掺杂处理。
在本公开实施例中，在形成轻掺杂漏区之前，还可以利用热氧化工艺在衬底210表面生长出第三氧化层260，第三氧化层260可以作为后续第二掺杂处理的遮蔽层，从而在离子注入的过程中，减少注入的离子直接打在衬底210表面所造成的缺陷。可以理解的是，热氧化工艺形成的第三氧化层260的厚度更加均匀，故以第三氧化层260作为遮蔽层对衬底210进行第二掺杂处理时，注入到衬底210中的离子的深度更加均匀，有效提高了片内均匀性。
在一些实施例中，如图21所示，所述去除位于所述衬底210表面的所述第一氧化层240具体包括：去除位于所述衬底210表面和位于所述栅极结构230顶部的所述第一氧化层240，并保留位于所述栅极结构230侧壁上的所述第一氧化层240，以作为间隔结构241；所述间隔结构241和所述栅极结构230用于作为所述第一掺杂处理的掩膜。
在本公开实施例中，在形成覆盖衬底210和栅极结构230的第一氧化层240后，可以利用刻蚀工艺，完全去除位于衬底210表面的第一氧化层240，以及去除位于栅极结构230顶部的第一氧化层240，从而保留位于栅极结构230侧壁上的第一氧化层240，以作为间隔结构241。间隔结构241与栅极结构230可以共同作为第一掺杂处理的掩膜，以定义源极区和漏极区的具体位置及尺寸。可以理解的是，由于完全去除了位于衬底210表面的第一氧化层240，且热氧化工艺形成的第二氧化层的厚度更加均匀，故以第二氧化层作为遮蔽层对衬底210进行第一掺杂处理时，注入到衬底210中的离子的深度更加均匀，有效提高了片内均匀性。此外，第二氧化层通过内源性生长形成，即热氧化工艺不会增加位于栅极结构230侧壁的间隔结构241的厚度，使得后续形成的源极区S和漏极区D的位置和尺寸更加精准。
在一些实施例中，所述第二掺杂处理的离子注入深度小于所述第一掺杂处理的离子注入深度。
在本公开实施例中，为了有效减少热载流子效应和短沟道效应对于晶体管阈值电压的影响，第二掺杂处理用于形成轻掺杂漏区，而第一掺杂处理则用于在轻掺杂漏区中进一步地形成源极区和漏极区，故第二掺杂处理的离子注入深度可以小于第一掺杂处理的离子注入深度。
第二方面，如图24所示，本公开实施例提供了一种半导体结构300，包括：衬底310；栅极结构330，位于所述衬底310上；源极区S和漏极区D，分别位于所述栅极结构330两侧的所述衬底310中；其中，位于所述栅极结构330下方的所述衬底310的表面高于位于所述栅极结构330两侧的所述衬底310的表面。
在本公开实施例中，半导体结构300可以由上述实施例中任一项所述的半导体结构的制作方法获得。其中，栅极结构330位于衬底310的表面上，而栅极结构330两侧的衬底310中形成有源极区S和漏极区D。值得注意的是，在进行源极区S和漏极区D的离子注入工艺之前，需要通过热氧化工艺在衬底310的表面形成氧化层，以作为离子注入的遮蔽层，从而在离子注入的过程中，减少注入的离子直接打在衬底310表面所造成的缺陷。如此，参考图24，热氧化工艺会使得位于栅极结构330两侧的衬底310的表面被氧化消耗，从而形成氧化层，而位于栅极结构330下方的衬底310则不会被氧化，故位于栅极结构330两侧的衬底310的表面可以低于位于栅极结构330下方的衬底310的表面。在一些实施例中，作为离子注入遮蔽层的氧化层可以在后续工艺中被去除。在另一些实施例中，由于衬底先后进行了轻掺杂处理和源漏重掺杂处理，且每次离子注入之前均对衬底进行热氧化处理以形成遮蔽层，故在水平方向上，栅极结构两侧的衬底可以多次被氧化消耗，并呈现为阶梯状，且栅极结构一侧的衬底中台阶的数量与进行离子注入的次数相同。
由此，一方面，热氧化工艺形成的第二氧化层的厚度更加均匀，使得第一掺杂处理时，注入到衬底中的离子的深度更加均匀，有效提高了片内均匀性；另一方面，热氧化工艺不会增加位于栅极结构侧壁的第一氧化层的厚度，使得后续形成的源极区和漏极区的位置和尺寸更加精准。
第三方面，如图25所示，本公开实施例提供了一种存储器400，包括：外围电路410，包括由上述实施例中任一项所述的半导体结构的制作方法获得的半导体结构200；存储单元阵列420，连接所述外围电路410。
在本公开实施例中，存储器400包括但不限于动态随机存取存储器(DynamicRandom Access Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、铁电随机存取存储器(Ferroelectric Random Access Memory，FRAM)、磁性随机存取存储器(Magnetoresistive Random Access Memory，MRAM)、相变随机存取存储器(PhaseChange Random Access Memory，PCRAM)、阻变随机存取存储器(Resistive Random AccessMemory，RRAM)、纳米随机存取存储器(Nano Random Access Memory，NRAM)等。在一些实施例中，存储器400还可以是非易失性存储器，如快闪存储器(Flash Memory)等。存储器400中具有外围电路410和与外围电路410连接的存储单元阵列420，其中，外围电路410包括由上述实施例中任一项所述的半导体结构的制作方法获得的半导体结构，如此有利于提高存储器400的可靠性。
需要说明的是，本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底；
在所述衬底的表面形成栅极结构；
形成覆盖所述衬底和所述栅极结构的第一氧化层；
去除位于所述衬底表面的所述第一氧化层；
利用热氧化工艺在所述衬底表面形成第二氧化层；
以所述第二氧化层作为遮蔽层对所述衬底进行第一掺杂处理，以在所述衬底中形成源极区和漏极区。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
以所述栅极结构作为掩膜，对所述衬底进行第二掺杂处理，以在所述栅极结构两侧的所述衬底中形成第一掺杂区；所述第一掺杂区用于作为形成所述源极区和所述漏极区的轻掺杂区；
所述形成覆盖所述衬底和所述栅极结构的第一氧化层包括：
在所述栅极结构和形成有所述第一掺杂区的所述衬底的表面形成第一氧化层。
3.根据权利要求2所述的方法，其特征在于，所述去除位于所述衬底表面的所述第一氧化层具体包括：
去除位于所述衬底表面和位于所述栅极结构顶部的所述第一氧化层，并保留位于所述栅极结构侧壁上的所述第一氧化层，以作为间隔结构；
所述间隔结构和所述栅极结构用于作为所述第一掺杂处理的掩膜。
4.根据权利要求2所述的方法，其特征在于，所述方法还包括：
利用热氧化工艺在所述栅极结构两侧的所述衬底表面形成第三氧化层；
所述对所述衬底进行第二掺杂处理包括：
以所述第三氧化层作为遮蔽层对所述衬底进行第二掺杂处理。
5.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述衬底中形成间隔排布的隔离沟槽；
在所述隔离沟槽的内壁上形成隔离层；
在所述隔离沟槽中填充绝缘材料，形成间隔排布的隔离结构；
所述在所述衬底的表面形成栅极结构，包括：
在相邻两个隔离结构之间的所述衬底的表面形成栅极结构。
6.根据权利要求1所述的方法，其特征在于，所述在所述衬底的表面形成栅极结构包括：
在所述衬底的表面上形成栅介电层；
在所述栅介电层上形成栅电极层；
形成覆盖所述栅介电层和所述栅电极层的第一保护层；所述栅介电层、所述栅电极层和所述第一保护层构成所述栅极结构。
7.根据权利要求6所述的方法，其特征在于，所述在所述栅介电层上形成栅电极层包括：
在所述栅介电层上依次形成多晶硅层、第一导电层、第二导电层和第二保护层；
刻蚀所述多晶硅层、所述第一导电层、所述第二导电层和所述第二保护层，剩余的所述多晶硅层、所述第一导电层、所述第二导电层和所述第二保护层构成所述栅电极层。
8.根据权利要求6所述的方法，其特征在于，所述形成覆盖所述栅介电层和所述栅电极层的第一保护层包括：
形成覆盖所述衬底、所述栅介电层和所述栅电极层的初始第一保护层；
去除位于所述衬底表面的所述初始第一保护层，并保留位于所述栅介电层和所述栅电极层表面的所述初始第一保护层，以作为所述第一保护层。
9.一种半导体结构，其特征在于，包括：
衬底；
栅极结构，位于所述衬底上；
源极区和漏极区，分别位于所述栅极结构两侧的所述衬底中；
其中，位于所述栅极结构下方的所述衬底的表面高于位于所述栅极结构两侧的所述衬底的表面。
10.一种存储器，其特征在于，包括：
外围电路，包括由权利要求1至8中任一项所述的半导体结构的制作方法获得的半导体结构；
存储单元阵列，连接所述外围电路。
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