CN112420822A - 金属栅半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种金属栅半导体器件，栅极结构包括栅介质层、金属栅和侧墙；金属栅形成于伪多晶硅栅去除后由侧墙所围成的凹槽中；侧墙包括应力侧墙，应力侧墙由拉应力材料层将拉应力转移到伪多晶硅栅后通过刻蚀工艺自对准形成在伪多晶硅栅的侧面，伪多晶硅栅具有拉应力后具有顶部宽底部窄以及侧面倾斜的结构，凹槽也具有顶部宽底部窄以及侧面倾斜的结构，应力侧墙使凹槽的形貌保持，金属栅填充在凹槽中并具有均匀的结构以使半导体器件的阈值电压均匀。本发明还公开了一种金属栅半导体器件的制造方法。本发明能提高金属栅的结构均匀性并从而提高半导体器件的阈值电压均匀性，减少器件性能变异。

Description

金属栅半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种金属栅半导体器件。本发明还涉及一种金属栅半导体器件的制造方法。
背景技术
随着半导体工艺的不断发展，工艺技术节点不断缩小，栅极工艺也由二氧化硅多晶硅栅(PolySiON)工艺转为更先进金属栅(MG)工艺，而金属栅往往会结合高介电常数(HK)的栅介质层，这时的栅极结构为高介电常数金属栅(HKMG)。在HKMG半导体制程中,由于引入金属栅极,栅极的功函数难以像PolySiON工艺一样通过离子植入调控，而是需要通过金属功函数层进行调控。在制程方面，现在业界通用的制程方式是先通过伪多晶硅栅(DummyPoly)占位，在前道工艺(FEOL)的最后通过金属栅置换(Replaced Metal Gate，RMG)工艺形成金属栅极，这也称为后栅极工艺(Gate last)。
如图1所示，是现有金属栅半导体器件的结构示意图，图1所示器件是采用后栅极工艺形成；现有金属栅半导体器件的栅极结构包括栅介质层105、金属栅和侧墙106。
所述金属栅位于所述栅介质层105的表面上，所述金属栅形成于伪多晶硅栅去除后由所述侧墙106所围成的凹槽107中。所述伪多晶硅栅刻蚀后的侧面为垂直结构，故图1中的凹槽107也为垂直结构。
通常，所述栅介质层105的材料为高介电常数层，这时的栅极结构为HKMG。也能为：所述栅介质层105的材料为二氧化硅层。
所述金属栅包括功函数层108和金属导电材料层109。
所述功函数层108形成在所述凹槽107的侧面的所述侧墙106表面上以及所述凹槽107底部表面的所述栅介质层105上。
所述金属导电材料层109将形成有所述功函数层108的所述凹槽107完全填充。
所述侧墙106形成于所述伪多晶硅栅的侧面，侧墙106的材料包括氧化硅或氮化硅。
所述栅极结构形成于半导体衬底101上，所述半导体衬底101通常为硅衬底。
在所述半导体衬底101上形成有场氧102，所述场氧102隔离出有源区，所述半导体器件形成于所述有源区上。所述场氧102通常采用浅沟槽隔离(STI)结构。
源区和漏区自对准形成在所述栅极结构两侧的所述半导体衬底101中，图1中，所述源区和所述漏区都由N+区104组成，所述源区和所述漏区的自对准面为所述栅极结构两侧的所述侧墙106的侧面。
通常，在所述栅极结构两侧还形成有轻掺杂漏区103，所述轻掺杂漏区103和所述伪多晶硅栅的侧面自对准。
所述半导体器件包括NMOS和PMOS。
所述NMOS的所述栅极结构中，所述功函数层108为N型功函数层；
所述PMOS的栅极结构中，所述功函数层108通常为P型功函数层和N型功函数层的叠加层。
所述N型功函数层的材料包括TiAl，所述P型功函数层的材料包括TiN，所述金属导电材料层109的材料包括Al。
随着工艺节点的不断推进，RMG工艺环(loop)的工艺均匀性受到挑战，例如湿法刻蚀(wet etch)，物理气相沉积(physical vapor deposition)等工艺的均匀性难以提升，导致组件栅极的功函数不稳定，进而影响组件的阈值电压，导致组件的变异(Variation)行为，而组件变异行为的控制能力极大的反应一个代工厂的工艺能力，组件变异越小，代工厂在上游设计公司越具有竞争力。
发明内容
本发明所要解决的技术问题是提供一种金属栅半导体器件，能提高金属栅的结构均匀性并从而提高半导体器件的阈值电压均匀性，减少器件性能变异。为此，本发明还提供一种金属栅半导体器件的制造方法。
为解决上述技术问题，本发明提供的金属栅半导体器件的栅极结构包括栅介质层、金属栅和侧墙。
所述金属栅位于所述栅介质层的表面上，所述金属栅形成于伪多晶硅栅去除后由所述侧墙所围成的凹槽中。
所述侧墙形成于所述伪多晶硅栅的侧面，所述侧墙包括应力侧墙，所述应力侧墙由拉应力材料层将拉应力转移到所述伪多晶硅栅后通过刻蚀工艺自对准形成在所述伪多晶硅栅的侧面，所述伪多晶硅栅具有拉应力后具有顶部宽底部窄以及侧面倾斜的结构，所述伪多晶硅栅去除后形成的所述凹槽具有顶部宽底部窄以及侧面倾斜的结构，所述应力侧墙使所述凹槽保持为顶部宽底部窄以及侧面倾斜的结构，所述金属栅填充在所述凹槽中并具有均匀的结构以使半导体器件的阈值电压均匀。
进一步的改进是，所述拉应力材料层为具有拉应力的氮化硅层。
进一步的改进是，所述栅介质层的材料为二氧化硅层或者为高介电常数层。
进一步的改进是，所述金属栅包括功函数层和金属导电材料层。
所述功函数层形成在所述凹槽的侧面的所述侧墙表面上以及所述凹槽底部表面的所述栅介质层上。
所述金属导电材料层将形成有所述功函数层的所述凹槽完全填充。
进一步的改进是，所述半导体器件包括NMOS和PMOS。
进一步的改进是，所述NMOS的所述栅极结构中，所述功函数层为N型功函数层；
所述PMOS的栅极结构中，所述功函数层为P型功函数层或者为P型功函数层和N型功函数层的叠加层。
进一步的改进是，所述N型功函数层的材料包括TiAl，所述P型功函数层的材料包括TiN，所述金属导电材料层的材料包括Al。
进一步的改进是，所述栅极结构形成于半导体衬底上，源区和漏区自对准形成在所述栅极结构两侧的所述半导体衬底中。
为解决上述技术问题，本发明提供的金属栅半导体器件的制造方法的栅极结构的形成步骤包括：
步骤一、在半导体衬底表面上形成栅介质层和伪多晶硅栅，所述伪多晶硅栅通过多晶硅沉积加多晶硅刻蚀形成，所述伪多晶硅栅覆盖区域外的所述栅介质层也被刻蚀去除。
步骤二、形成拉应力材料层，所述拉应力材料层覆盖在所述伪多晶硅栅的顶部表面、侧面和所述伪多晶硅栅外的所述半导体衬底表面。
步骤三、进行退火将所述拉应力材料层的拉应力转移到所述伪多晶硅栅中，所述伪多晶硅栅具有拉应力后具有顶部宽底部窄以及侧面倾斜的结构。
步骤四、对所述拉应力材料层进行自对准刻蚀使所述拉应力材料层仅保留在所述伪多晶硅栅的侧面并形成应力侧墙。
步骤五、形成层间膜并进行化学机械研磨，化学机械研磨后所述层间膜的表面和所述伪多晶硅栅的表面相平且填充在所述伪多晶硅栅的所述应力侧墙外的所述半导体衬底表面上。
步骤六、去除所述伪多晶硅栅形成顶部宽底部窄以及侧面倾斜的凹槽，所述应力侧墙使所述凹槽形状保持。
步骤七、在所述凹槽结构填充金属栅，所述金属栅具有均匀的结构以使半导体器件的阈值电压均匀。
进一步的改进是，所述拉应力材料层为具有拉应力的氮化硅层。
进一步的改进是，所述栅介质层的材料为二氧化硅层或者为高介电常数层。
进一步的改进是，所述金属栅包括功函数层和金属导电材料层。
所述功函数层形成在所述凹槽的侧面的所述侧墙表面上以及所述凹槽底部表面的所述栅介质层上。
所述金属导电材料层将形成有所述功函数层的所述凹槽完全填充。
进一步的改进是，所述半导体器件包括NMOS和PMOS。
进一步的改进是，所述NMOS的所述栅极结构中，所述功函数层为N型功函数层；所述PMOS的栅极结构中，所述功函数层为P型功函数层；步骤七包括如下分步骤：
在所述NMOS的形成区域的所述凹槽中形成所述N型功函数层；
在所述PMOS的形成区域化的所述凹槽中形成所述P型功函数层；
形成所述金属导电材料层；
或者，所述NMOS的所述栅极结构中，所述功函数层为N型功函数层；所述PMOS的栅极结构中，所述功函数层为P型功函数层和N型功函数层的叠加层；步骤七包括如下分步骤：
在所述NMOS和所述PMOS的形成区域同时形成所述P型功函数层；
去除所述NMOS的形成区域的所述P型功函数层；
在所述NMOS和所述PMOS的形成区域同时形成所述N型功函数层；
形成所述金属导电材料层。
进一步的改进是，所述N型功函数层的材料包括TiAl，所述P型功函数层的材料包括TiN，所述金属导电材料层的材料包括Al。
进一步的改进是，步骤四之后以及步骤五之前，还包括进行源漏注入在所述伪多晶硅栅两侧的所述半导体衬底中自对准形成源区和漏区的步骤。
进一步的改进是，步骤六中采用湿法刻蚀工艺去除所述伪多晶硅栅。
进一步的改进是，步骤七中，采用ALD工艺或者采用PVD工艺形成所述P型功函数层；
采用PVD工艺形成所述N型功函数层；
采用PVD工艺形成所述金属导电材料层。
进一步的改进是，步骤一中，刻蚀后的所述伪多晶硅栅的侧面为垂直结构。
本发明的栅极结构的侧墙中引入了应力侧墙，这种应力侧墙的拉应力材料层能将拉应力转移到伪多晶硅栅中从而使得伪多晶硅栅的形貌为顶部宽底部窄以及侧面倾斜的结构，这种形貌有利于伪多晶硅栅的刻蚀并能提高刻蚀的均匀性；伪多晶硅栅刻蚀后会形成形貌为顶部宽底部窄以及侧面倾斜的凹槽，凹槽的形貌又有利于金属栅的均匀形成，使金属栅具有均匀结构，从而能使半导体器件的阈值电压均匀，也即能使同一半导体衬底上的半导体器件的阈值电压均匀，从而能减少器件性能变异或波动，也从而有利于提高器件设计和制造的工艺窗口，也能提高产品良率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有金属栅半导体器件的结构示意图；
图2是本发明实施例金属栅半导体器件的结构示意图；
图3是本发明实施例金属栅半导体器件的伪多晶硅栅具有拉应力前后的结构示意图。
具体实施方式
如图2所示，是本发明实施例金属栅半导体器件的结构示意图；如图3所述，是本发明实施例金属栅半导体器件的伪多晶硅栅10具有拉应力前后的结构示意图；本发明实施例金属栅半导体器件的栅极结构包括栅介质层5、金属栅和侧墙。
所述金属栅位于所述栅介质层5的表面上，所述金属栅形成于伪多晶硅栅10去除后由所述侧墙所围成的凹槽7中。
本发明实施例中，所述栅介质层5的材料为高介电常数层，这时的栅极结构为HKMG。在其他实施例中也能为：所述栅介质层5的材料为二氧化硅层。
所述金属栅包括功函数层8和金属导电材料层9。
所述功函数层8形成在所述凹槽7的侧面的所述侧墙表面上以及所述凹槽7底部表面的所述栅介质层5上。
所述金属导电材料层9将形成有所述功函数层8的所述凹槽7完全填充。
所述侧墙形成于所述伪多晶硅栅10的侧面，所述侧墙包括应力侧墙6，本发明实施例中，所述侧墙直接由所述应力侧墙6组成；在其他实施例中也能为：所述侧墙还包括和所述应力侧墙6相叠加的非应力侧墙，非应力侧墙中没有应力，非应力侧墙的材料可以为氧化硅或氮化硅。
所述拉应力材料层为具有拉应力的氮化硅层。
所述应力侧墙6由拉应力材料层将拉应力转移到所述伪多晶硅栅10后通过刻蚀工艺自对准形成在所述伪多晶硅栅10的侧面，所述伪多晶硅栅10具有拉应力后具有顶部宽底部窄以及侧面倾斜的结构。由图3所示可知，标记10a对应于所述伪多晶硅栅在刻蚀之后还未具有拉应力时的结构，可以看出，伪多晶硅栅10a具有垂直侧面；伪多晶硅栅10a转换为具有拉应力的伪多晶硅栅10之后，侧面会变倾斜。
所述伪多晶硅栅10去除后形成的所述凹槽7具有顶部宽底部窄以及侧面倾斜的结构，所述应力侧墙6使所述凹槽7保持为顶部宽底部窄以及侧面倾斜的结构，所述金属栅填充在所述凹槽7中并具有均匀的结构以使半导体器件的阈值电压均匀。
本发明实施例中，所述栅极结构形成于半导体衬底1上，所述半导体衬底1通常为硅衬底。
在所述半导体衬底1上形成有场氧2，所述场氧2隔离出有源区，所述半导体器件形成于所述有源区上。所述场氧2通常采用浅沟槽隔离(STI)结构。
源区和漏区自对准形成在所述栅极结构两侧的所述半导体衬底1中，图2中，所述源区和所述漏区都由N+区4组成，所述源区和所述漏区的自对准面为所述栅极结构两侧的所述侧墙的侧面。
通常，在所述栅极结构两侧还形成有轻掺杂漏区3，所述轻掺杂漏区3和所述伪多晶硅栅10的侧面自对准。
所述半导体器件包括NMOS和PMOS。
所述NMOS的所述栅极结构中，所述功函数层8为N型功函数层；
所述PMOS的栅极结构中，所述功函数层8通常为P型功函数层和N型功函数层的叠加层；在其他实施例中，也能为：所述功函数层8为P型功函数层。
较佳选择为，所述N型功函数层的材料包括TiAl，所述P型功函数层的材料包括TiN，所述金属导电材料层9的材料包括Al。
本发明的栅极结构的侧墙中引入了应力侧墙6，这种应力侧墙6的拉应力材料层能将拉应力转移到伪多晶硅栅10中从而使得伪多晶硅栅10的形貌为顶部宽底部窄以及侧面倾斜的结构，这种形貌有利于伪多晶硅栅10的刻蚀并能提高刻蚀的均匀性。
伪多晶硅栅10刻蚀后会形成形貌为顶部宽底部窄以及侧面倾斜的凹槽7，凹槽7的形貌又有利于金属栅的均匀形成，例如，能使金属栅的功函数层8能均匀形成，如能提高功函数层8的形成工艺如PVD工艺的均匀性特别是在凹槽的侧面的均匀性，从而使金属栅具有均匀结构，从而能使半导体器件的阈值电压均匀，也即能使同一半导体衬底1上的半导体器件的阈值电压均匀，从而能减少器件性能变异或波动，也从而有利于提高器件设计和制造的工艺窗口，也能提高产品良率。
另外，凹槽7的形貌结构还有利于金属栅的金属导电材料层9的填充，有利于将金属栅的电阻。
另外，伪多晶硅栅10的刻蚀还能使凹槽的顶角和底角产生圆化效果，能减少尖角效应。
另外，凹槽的形貌还有利于功函数层的刻蚀，提高刻蚀效果，例如，在半导体衬底上同时集成PMOS和NMOS时，通常需要进行将NMOS的形成区域的P型功函数层进行刻蚀去除的工艺。
本发明实施例金属栅半导体器件的制造方法的栅极结构的形成步骤包括：
步骤一、在半导体衬底1表面上形成栅介质层5和伪多晶硅栅10a，所述伪多晶硅栅10a通过多晶硅沉积加多晶硅刻蚀形成，所述伪多晶硅栅10a覆盖区域外的所述栅介质层5也被刻蚀去除。
本发明实施例方法中，刻蚀后的所述伪多晶硅栅10a的侧面为垂直结构。
所述栅介质层5的材料为高介电常数层。也能为：所述栅介质层5的材料为二氧化硅层。
通常，在所述伪多晶硅栅10a刻蚀后，还包括进行轻掺杂漏注入在所述伪多晶硅栅10a两侧的所述半导体衬底1的表面形成轻掺杂漏区3的步骤。
步骤二、形成拉应力材料层，所述拉应力材料层覆盖在所述伪多晶硅栅10的顶部表面、侧面和所述伪多晶硅栅10外的所述半导体衬底1表面。
本发明实施例方法中，所述拉应力材料层为具有拉应力的氮化硅层。
步骤三、如图3所示，进行退火将所述拉应力材料层的拉应力转移到所述伪多晶硅栅10中，所述伪多晶硅栅10具有拉应力后具有顶部宽底部窄以及侧面倾斜的结构。
步骤四、对所述拉应力材料层进行自对准刻蚀使所述拉应力材料层仅保留在所述伪多晶硅栅10的侧面并形成应力侧墙6。
本发明实施例方法中，侧墙仅由应力侧墙6组成，在其他实施例方法中也还能包括非应力侧墙，所述非应力侧墙在所述应力侧墙6之前或之后形成，所述非应力侧墙的材料包括氧化硅或氮化硅。
通常，在所述侧墙形成之后，还包括进行源漏注入在所述伪多晶硅栅10两侧的所述半导体衬底1中自对准形成由N+区4组成的源区和漏区的步骤。
步骤五、形成层间膜并进行化学机械研磨，化学机械研磨后所述层间膜的表面和所述伪多晶硅栅10的表面相平且填充在所述伪多晶硅栅10的所述应力侧墙6外的所述半导体衬底1表面上。
步骤六、去除所述伪多晶硅栅10形成顶部宽底部窄以及侧面倾斜的凹槽7，所述应力侧墙6使所述凹槽7形状保持。
本发明实施例方法中，采用湿法刻蚀工艺去除所述伪多晶硅栅10。所述伪多晶硅栅10的形貌有利于多晶硅湿法刻蚀工艺，实现均匀刻蚀且能实现对凹槽7的底角和顶角进行很好的圆化。
步骤七、在所述凹槽7结构填充金属栅，所述金属栅具有均匀的结构以使半导体器件的阈值电压均匀。
所述金属栅包括功函数层8和金属导电材料层9。
所述功函数层8形成在所述凹槽7的侧面的所述侧墙表面上以及所述凹槽7底部表面的所述栅介质层5上。
所述金属导电材料层9将形成有所述功函数层8的所述凹槽7完全填充。
所述半导体器件包括NMOS和PMOS。
本发明实施例中，所述NMOS的所述栅极结构中，所述功函数层8为N型功函数层；所述PMOS的栅极结构中，所述功函数层8为P型功函数层和N型功函数N型功函数层的叠加层；步骤七包括如下分步骤：
在所述NMOS和所述PMOS的形成区域同时形成所述P型功函数层；所述凹槽7的形貌有利于所述P型功函数层的均匀形成，这样能提高PMOS的阈值电压的均匀性。
去除所述NMOS的形成区域的所述P型功函数层；所述凹槽7的形貌也有利于所述P型功函数层的刻蚀去除工艺。
在所述NMOS和所述PMOS的形成区域同时形成所述N型功函数层；所述凹槽7的形貌有利于所述P型功函数层的均匀形成，这样能提高NMOS的阈值电压的均匀性。
形成所述金属导电材料层9，所述凹槽7的形貌有利于所述金属导电材料层9的填充，有利于降低金属栅的电阻。
也能为：所述NMOS的所述栅极结构中，所述功函数层8为N型功函数层；所述PMOS的栅极结构中，所述功函数层8为P型功函数层；步骤七包括如下分步骤：
在所述NMOS的形成区域的所述凹槽7中形成所述N型功函数层；
在所述PMOS的形成区域化的所述凹槽7中形成所述P型功函数层；
形成所述金属导电材料层9；
所述N型功函数层的材料包括TiAl，所述P型功函数层的材料包括TiN，所述金属导电材料层9的材料包括Al。
本发明实施例中，采用ALD工艺或者采用PVD工艺形成所述P型功函数层；
采用PVD工艺形成所述N型功函数层；
采用PVD工艺形成所述金属导电材料层9。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (19)

1.一种金属栅半导体器件，其特征在于，栅极结构包括栅介质层、金属栅和侧墙；
所述金属栅位于所述栅介质层的表面上，所述金属栅形成于伪多晶硅栅去除后由所述侧墙所围成的凹槽中；
所述侧墙形成于所述伪多晶硅栅的侧面，所述侧墙包括应力侧墙，所述应力侧墙由拉应力材料层将拉应力转移到所述伪多晶硅栅后通过刻蚀工艺自对准形成在所述伪多晶硅栅的侧面，所述伪多晶硅栅具有拉应力后具有顶部宽底部窄以及侧面倾斜的结构，所述伪多晶硅栅去除后形成的所述凹槽具有顶部宽底部窄以及侧面倾斜的结构，所述应力侧墙使所述凹槽保持为顶部宽底部窄以及侧面倾斜的结构，所述金属栅填充在所述凹槽中并具有均匀的结构以使半导体器件的阈值电压均匀。
2.如权利要求1所述的金属栅半导体器件，其特征在于：所述拉应力材料层为具有拉应力的氮化硅层。
3.如权利要求1所述的金属栅半导体器件，其特征在于：所述栅介质层的材料为二氧化硅层或者为高介电常数层。
4.如权利要求1所述的金属栅半导体器件，其特征在于：所述金属栅包括功函数层和金属导电材料层；
所述功函数层形成在所述凹槽的侧面的所述侧墙表面上以及所述凹槽底部表面的所述栅介质层上；
所述金属导电材料层将形成有所述功函数层的所述凹槽完全填充。
5.如权利要求4所述的金属栅半导体器件，其特征在于：所述半导体器件包括NMOS和PMOS。
6.如权利要求5所述的金属栅半导体器件，其特征在于：所述NMOS的所述栅极结构中，所述功函数层为N型功函数层；
所述PMOS的栅极结构中，所述功函数层为P型功函数层或者为P型功函数层和N型功函数层的叠加层。
7.如权利要求6所述的金属栅半导体器件，其特征在于：所述N型功函数层的材料包括TiAl，所述P型功函数层的材料包括TiN，所述金属导电材料层的材料包括Al。
8.如权利要求1所述的金属栅半导体器件，其特征在于：所述栅极结构形成于半导体衬底上，源区和漏区自对准形成在所述栅极结构两侧的所述半导体衬底中。
9.一种金属栅半导体器件的制造方法，其特征在于，栅极结构的形成步骤包括：
步骤一、在半导体衬底表面上形成栅介质层和伪多晶硅栅，所述伪多晶硅栅通过多晶硅沉积加多晶硅刻蚀形成，所述伪多晶硅栅覆盖区域外的所述栅介质层也被刻蚀去除；
步骤二、形成拉应力材料层，所述拉应力材料层覆盖在所述伪多晶硅栅的顶部表面、侧面和所述伪多晶硅栅外的所述半导体衬底表面；
步骤三、进行退火将所述拉应力材料层的拉应力转移到所述伪多晶硅栅中，所述伪多晶硅栅具有拉应力后具有顶部宽底部窄以及侧面倾斜的结构；
步骤四、对所述拉应力材料层进行自对准刻蚀使所述拉应力材料层仅保留在所述伪多晶硅栅的侧面并形成应力侧墙；
步骤五、形成层间膜并进行化学机械研磨，化学机械研磨后所述层间膜的表面和所述伪多晶硅栅的表面相平且填充在所述伪多晶硅栅的所述应力侧墙外的所述半导体衬底表面上；
步骤六、去除所述伪多晶硅栅形成顶部宽底部窄以及侧面倾斜的凹槽，所述应力侧墙使所述凹槽形状保持；
步骤七、在所述凹槽结构填充金属栅，所述金属栅具有均匀的结构以使半导体器件的阈值电压均匀。
10.如权利要求9所述的金属栅半导体器件的制造方法，其特征在于：所述拉应力材料层为具有拉应力的氮化硅层。
11.如权利要求9所述的金属栅半导体器件的制造方法，其特征在于：所述栅介质层的材料为二氧化硅层或者为高介电常数层。
12.如权利要求9所述的金属栅半导体器件的制造方法，其特征在于：所述金属栅包括功函数层和金属导电材料层；
所述功函数层形成在所述凹槽的侧面的所述侧墙表面上以及所述凹槽底部表面的所述栅介质层上；
所述金属导电材料层将形成有所述功函数层的所述凹槽完全填充。
13.如权利要求12所述的金属栅半导体器件的制造方法，其特征在于：所述半导体器件包括NMOS和PMOS。
14.如权利要求13所述的金属栅半导体器件的制造方法，其特征在于：所述NMOS的所述栅极结构中，所述功函数层为N型功函数层；所述PMOS的栅极结构中，所述功函数层为P型功函数层；步骤七包括如下分步骤：
在所述NMOS的形成区域的所述凹槽中形成所述N型功函数层；
在所述PMOS的形成区域化的所述凹槽中形成所述P型功函数层；
形成所述金属导电材料层；
或者，所述NMOS的所述栅极结构中，所述功函数层为N型功函数层；所述PMOS的栅极结构中，所述功函数层为P型功函数层和N型功函数层的叠加层；步骤七包括如下分步骤：
在所述NMOS和所述PMOS的形成区域同时形成所述P型功函数层；
去除所述NMOS的形成区域的所述P型功函数层；
在所述NMOS和所述PMOS的形成区域同时形成所述N型功函数层；
形成所述金属导电材料层。
15.如权利要求14所述的金属栅半导体器件的制造方法，其特征在于：所述N型功函数层的材料包括TiAl，所述P型功函数层的材料包括TiN，所述金属导电材料层的材料包括Al。
16.如权利要求9所述的金属栅半导体器件的制造方法，其特征在于：步骤四之后以及步骤五之前，还包括进行源漏注入在所述伪多晶硅栅两侧的所述半导体衬底中自对准形成源区和漏区的步骤。
17.如权利要求9所述的金属栅半导体器件的制造方法，其特征在于：步骤六中采用湿法刻蚀工艺去除所述伪多晶硅栅。
18.如权利要求15所述的金属栅半导体器件的制造方法，其特征在于：步骤七中，采用ALD工艺或者采用PVD工艺形成所述P型功函数层；
采用PVD工艺形成所述N型功函数层；
采用PVD工艺形成所述金属导电材料层。
19.如权利要求15所述的金属栅半导体器件的制造方法，其特征在于：步骤一中，刻蚀后的所述伪多晶硅栅的侧面为垂直结构。
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