CN112289747A - 高介电常数金属栅的制造方法 - Google Patents

高介电常数金属栅的制造方法 Download PDF

Info

Publication number
CN112289747A
CN112289747A CN202011171782.7A CN202011171782A CN112289747A CN 112289747 A CN112289747 A CN 112289747A CN 202011171782 A CN202011171782 A CN 202011171782A CN 112289747 A CN112289747 A CN 112289747A
Authority
CN
China
Prior art keywords
layer
pmos
forming
gate
work function
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011171782.7A
Other languages
English (en)
Other versions
CN112289747B (zh
Inventor
于嫚
史志界
林宗模
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202011171782.7A priority Critical patent/CN112289747B/zh
Publication of CN112289747A publication Critical patent/CN112289747A/zh
Application granted granted Critical
Publication of CN112289747B publication Critical patent/CN112289747B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种高介电常数金属栅的制造方法，包括：步骤一、提供半导体衬底，形成伪栅极结构和第一层层间膜；步骤二、光刻打开PMOS的形成区域；步骤三、进行回刻将PMOS的形成区域的顶部表面高度降低以抵消后续金属栅填充中由于PMOS的形成区域中的栅极沟槽中多了一层P型功函数层对栅极沟槽的深宽比的影响；步骤四、去除伪多晶硅栅并形成栅极沟槽；步骤五、在各栅极沟槽中填充金属栅，PMOS的金属栅包括依次叠加的P型功函数层、N型功函数层和栅极导电材料层，NMOS的金属栅包括依次叠加N型功函数层和栅极导电材料层；步骤六、进行第二次平坦化工艺使形成了金属栅后的NMOS和PMOS的形成区域的顶部表面相平。本发明能提高PMOS的金属栅的填充工艺窗口和填充质量。

Description

高介电常数金属栅的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别涉及一种高介电常数金属栅(HKMG)的制造方法。
背景技术
随着CMOS技术的发展，传统的二氧化硅栅介质和多晶硅栅极(Poly SiON)晶体管已经达到物理极限，比如说由于量子隧穿效应导致的漏电流过大的问题和多晶硅栅极的耗尽问题等严重影响了半导体器件的性能。从45nm技术节点开始，在HKMG工艺基础上研制出的HKMG堆栈式晶体管有效地解决了以上技术难题。
申请人在28nm高介电常数金属栅技术节点采用了业界主流的后金属栅(Gate-Last)沉积和前栅介质(HK-First)沉积工艺。在这种工艺流程中，冗余多晶硅即伪多晶硅栅(Dummy Poly Silicon)被去除后留下制作金属栅的沟槽。根据P型金属栅和N型金属栅的不同，沟槽内需要沉积不同的金属层。最先沉积的TaN薄膜(TaN Barrier)，作为后续P型功函数层刻蚀步骤的刻蚀阻挡层,TaN薄膜通常采用ALD工艺形成；然后制备P型功函数层TiN薄膜，TiN薄膜通常采用ALD工艺形成。在N型CMOS即NMOS也称为NFET上的P型功函数层TiN薄膜通过刻蚀方法去除，避免影响N型CMOS的有效功函数。接下来通过射频物理气相沉积(RF-PVD)工艺沉积N型功函数层TiAl薄膜。
在TiAl薄膜上需要采用物理气相沉积工艺沉积一层TiN薄膜(TiN Block)，用来防止后续沉积的金属铝穿透到下面的功函数层。在这层TiN薄膜上需要沉积一层Ti薄膜用来粘附后续物理气相沉积的金属铝，由于工艺条件接近，这两层TiN和Ti薄膜可以在同一个物理气相沉积腔体里完成。
最后采用物理气相沉积工艺在400℃温度下用热铝填充沟槽的缝隙，沉积后形成的堆栈式金属层经过化学机械研磨(CMP)后形成完整的P型和N型金属栅结构。由于PMOS即PFET多一层P型功函数层TiN薄膜，使得后续填充时深宽比变得非常大，很容易导致侧壁和顶部封口(over hang)效应，导致后续Al填不进去，造成Al孔洞。
发明内容
本发明所要解决的技术问题是提供一种高介电常数金属栅的制造方法，能防止PMOS的金属栅填充时出现封口(over hang)，能增加PMOS的金属栅填充的工艺窗口(window)，能防止PMOS的金属栅产生孔洞，能改善器件性能。
为解决上述技术问题，本发明提供的高介电常数金属栅的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，所述半导体衬底包括NMOS的形成区域和PMOS的形成区域。
在所述半导体衬底上形成伪栅极结构和第一层层间膜并进行第一次平坦化，所述伪栅极结构包括依次叠加的栅介质层和伪多晶硅栅；所述NMOS的形成区域和所述PMOS的形成区域都形成有对应的所述伪栅极结构。
步骤二、光刻打开所述PMOS的形成区域。
步骤三、进行回刻将所述PMOS的形成区域的顶部表面高度降低到低于所述NMOS的形成区域的顶部表面的高度，所述PMOS的形成区域的顶部表面和所述NMOS的形成区域的顶部表面的高度差用于抵消后续金属栅填充中由于所述PMOS的形成区域中的栅极沟槽中多了一层P型功函数层对栅极沟槽的深宽比的影响。
步骤四、同时去除所述NMOS的形成区域和所述PMOS的形成区域中的所述伪多晶硅栅并形成所述栅极沟槽。
步骤五、在各所述栅极沟槽中填充金属栅，所述PMOS的金属栅包括依次叠加的P型功函数层、N型功函数层和栅极导电材料层，所述NMOS的金属栅包括依次叠加N型功函数层和栅极导电材料层。
步骤六、进行第二次平坦化工艺使形成了金属栅后的所述NMOS的形成区域的顶部表面和所述PMOS的形成区域的顶部表面相平。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，所述栅介质层中包括高介电常数材料层。
进一步的改进是，所述伪栅极结构形成之后，还包括步骤：
在所述伪栅极结构的侧面形成侧墙。
以所述侧墙的侧面为自对准条件进行源漏注入形成对应源区和漏区。
形成接触刻蚀停止层。
形成所述第一层层间膜。
进一步的改进是，在形成所述侧墙之前还包括步骤：
以所述伪栅极结构的侧面为自对准条件进行轻掺杂漏注入形成对应的轻掺杂漏区。
进一步的改进是，以所述接触刻蚀停止层为停止层的化学机械研磨工艺使所述半导体衬底表面完成所述第一次平坦化。
所述伪多晶硅栅顶部表面的所述接触刻蚀停止层在进行步骤二之前去除或者在完成步骤三之后以及进行步骤四之前去除。
进一步的改进是，步骤三的所述回刻工艺对所述PMOS的形成区域的所述伪多晶硅栅、所述侧墙、所述侧墙侧面的所述接触刻蚀停止层以及所述第一层层间膜同时进行回刻。
进一步的改进是，所述侧墙的材料包括氧化硅或氮化硅。
进一步的改进是，所述接触刻蚀停止层的材料包括氮化硅。
进一步的改进是，所述第一层层间膜的材料包括氧化硅。
进一步的改进是，步骤五包括如下分步骤：
在所述PMOS的形成区域和所述NMOS的形成区域同时形成所述P型功函数层。
采用刻蚀工艺将所述NMOS的形成区域中的所述P型功函数层去除。
在所述PMOS的形成区域和所述NMOS的形成区域同时形成所述N型功函数层。
在所述PMOS的形成区域和所述NMOS的形成区域同时形成所述栅极导电材料层。
进一步的改进是，在形成所述P型功函数层之前还包括形成底部阻障层的步骤，所述底部阻障层作为所述P型功函数层的刻蚀工艺中的阻挡层。
进一步的改进是，在形成所述N型功函数层之后还包括形成顶部阻障层和粘附层的步骤，所述顶部阻障层作为所述栅极导电材料层向下穿透的阻挡层；
进一步的改进是，所述P型功函数层的材料包括TiN，所述底部阻障层的材料包括TaN，所述N型功函数层的材料包括TiAl，所述顶部阻障层的材料包括TiN，所述粘附层的材料包括Ti，所述栅极导电材料层的材料包括Al。
进一步的改进是，步骤五中形成的所述P型功函数层、所述N型功函数层和所述栅极导电材料层都会延伸到对应的所述栅极沟槽外；步骤六中的第二次平坦化工艺采用金属化学机械研磨工艺实现。
本发明根据PMOS的金属栅会比NMOS的金属栅多一层P型功函数层从而会使得栅极沟槽的深宽比即填充栅极导电材料层时的深宽比增加的特点，在伪栅极结构和第一层层间膜形成之后并平坦化即第一次平坦化之后，增加了打开PMOS的形成区域并对PMOS的形成区域进行回刻的的工艺，回刻工艺会使PMOS的形成区的顶部表面降低，从而能补偿后续PMOS的栅极沟槽的深宽比的增加，从而最后会使得PMOS的栅极沟槽的深宽比得到降低，从而能防止PMOS的金属栅填充时出现封口，能增加PMOS的金属栅填充的工艺窗口，能防止PMOS的金属栅产生孔洞，能改善器件性能。
另外，本发明对PMOS的形成区域的回刻深度仅是根据补偿PMOS的栅极沟槽的深宽比的增加来设置的，在金属栅填充并平坦化即第二次平坦化后，PMOS和NMOS的形成区域的表面能拉平，并不会影响PMOS的金属栅的高度，从而能使器件的性能得到很好的保证。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例高介电常数金属栅的制造方法的流程图；
图2A-图2E是本发明实施例高介电常数金属栅的制造方法各步骤中的器件结构图。
具体实施方式
如图1所示，是本发明实施例高介电常数金属栅的制造方法的流程图；如图2A至图2E所示，是本发明实施例高介电常数金属栅的制造方法各步骤中的器件结构图；本发明实施例高介电常数金属栅的制造方法包括如下步骤：
步骤一、如图2A所示，提供半导体衬底1，所述半导体衬底1包括NMOS的形成区域202和PMOS的形成区域201。
在所述半导体衬底1上形成伪栅极结构和第一层层间膜11并进行第一次平坦化，所述伪栅极结构包括依次叠加的栅介质层和伪多晶硅栅6。
所述NMOS的形成区域202和所述PMOS的形成区域201都形成有对应的所述伪栅极结构。
本发明实施例中，所述半导体衬底1包括硅衬底。在所述硅衬底1上形成有场氧2，由所述场氧2定义出有源区。所述场氧2通常场氧浅沟槽隔离工艺形成。
在所述PMOS的形成区域201中形成有N型阱(NW)3，在所述NMOS的形成区域202中形成有P型阱(PW)4。图2A中，N型阱3也用NW标出，P型阱4也用PW标出。
所述栅介质层中包括高介电常数材料层5。所述栅介质层还包括界面层7，所述界面层7位于所述高介电常数材料层5的底部。
本发明实施例中，在所述高介电常数材料层5的表面上还形成有顶部保护层8。所述顶部保护层8能在后续伪多晶硅栅6去除时保护高介电常数材料层5不受伤害。
所述伪栅极结构形成之后以及形成所述第一层层间膜11之前，还包括步骤：
在所述伪栅极结构的侧面形成侧墙9。
以所述侧墙9的侧面为自对准条件进行源漏注入形成对应源区和漏区。NMOS的源区和漏区都由N+源漏注入区13组成。PMOS的源区和漏区中还形成有嵌入式锗硅外延层14，P+源漏注入区形成在嵌入式锗硅外延层14中。
形成接触刻蚀停止层10。
形成所述第一层层间膜11。
在形成所述侧墙9之前还包括步骤：
以所述伪栅极结构的侧面为自对准条件进行轻掺杂漏注入形成对应的轻掺杂漏区。还可以进行晕环(halo)注入形成晕环注入区。
以所述接触刻蚀停止层10为停止层的化学机械研磨工艺使所述半导体衬底1表面完成所述第一次平坦化。所述伪多晶硅栅6顶部表面的所述接触刻蚀停止层10在进行步骤二之前去除或者在完成步骤三之后以及进行步骤四之前去除。
较佳为，所述侧墙9的材料包括氧化硅或氮化硅。
所述接触刻蚀停止层10的材料包括氮化硅。
所述第一层层间膜11的材料包括氧化硅。
步骤二、如图2A所示，光刻形成光刻胶图形12打开所述PMOS的形成区域201。图2A中所述光刻胶图形12也用PH表示。
步骤三、如图2B所示，进行回刻将所述PMOS的形成区域201的顶部表面高度降低到低于所述NMOS的形成区域202的顶部表面的高度，所述PMOS的形成区域201的顶部表面和所述NMOS的形成区域202的顶部表面的高度差d1用于抵消后续金属栅填充中由于所述PMOS的形成区域201中的栅极沟槽中多了一层P型功函数层对栅极沟槽的深宽比的影响。
本发明实施例中，步骤三的所述回刻工艺对所述PMOS的形成区域201的所述伪多晶硅栅6、所述侧墙9、所述侧墙9侧面的所述接触刻蚀停止层10以及所述第一层层间膜11同时进行回刻。
步骤四、如图2C所示，同时去除所述NMOS的形成区域202和所述PMOS的形成区域201中的所述伪多晶硅栅6并形成所述栅极沟槽。
步骤五、如图2E所示，在各所述栅极沟槽中填充金属栅，所述PMOS的金属栅包括依次叠加的P型功函数层102、N型功函数层103和栅极导电材料层104，所述NMOS的金属栅包括依次叠加N型功函数层103和栅极导电材料层104。
本发明实施例中，步骤五包括如下分步骤：
如图2D所示，在所述PMOS的形成区域201和所述NMOS的形成区域202同时形成所述P型功函数层102。
采用刻蚀工艺将所述NMOS的形成区域202中的所述P型功函数层102去除。
在所述PMOS的形成区域201和所述NMOS的形成区域202同时形成所述N型功函数层103。
在所述PMOS的形成区域201和所述NMOS的形成区域202同时形成所述栅极导电材料层104。
在形成所述P型功函数层102之前还包括形成底部阻障层101的步骤，所述底部阻障层101作为所述P型功函数层102的刻蚀工艺中的阻挡层。
在形成所述N型功函数层103之后还包括形成顶部阻障层和粘附层的步骤，所述顶部阻障层作为所述栅极导电材料层104向下穿透的阻挡层；
所述P型功函数层102的材料包括TiN，所述底部阻障层101的材料包括TaN，所述N型功函数层103的材料包括TiAl，所述顶部阻障层的材料包括TiN，所述粘附层的材料包括Ti，所述栅极导电材料层104的材料包括Al。
形成的所述P型功函数层102、所述N型功函数层103和所述栅极导电材料层104都会延伸到对应的所述栅极沟槽外。
步骤六、如图2E所示，进行第二次平坦化工艺使形成了金属栅后的所述NMOS的形成区域202的顶部表面和所述PMOS的形成区域201的顶部表面相平。
所述第二次平坦化工艺采用金属化学机械研磨工艺实现。
本发明实施例根据PMOS的金属栅会比NMOS的金属栅多一层P型功函数层102从而会使得栅极沟槽的深宽比即填充栅极导电材料层104时的深宽比增加的特点，在伪栅极结构和第一层层间膜11形成之后并平坦化即第一次平坦化之后，增加了打开PMOS的形成区域201并对PMOS的形成区域201进行回刻的的工艺，回刻工艺会使PMOS的形成区的顶部表面降低，从而能补偿后续PMOS的栅极沟槽的深宽比的增加，从而最后会使得PMOS的栅极沟槽的深宽比得到降低，从而能防止PMOS的金属栅填充时出现封口，能增加PMOS的金属栅填充的工艺窗口，能防止PMOS的金属栅产生孔洞，能改善器件性能。
另外，本发明实施例对PMOS的形成区域201的回刻深度仅是根据补偿PMOS的栅极沟槽的深宽比的增加来设置的，在金属栅填充并平坦化即第二次平坦化后，PMOS和NMOS的形成区域202的表面能拉平，并不会影响PMOS的金属栅的高度，从而能使器件的性能得到很好的保证。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种高介电常数金属栅的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，所述半导体衬底包括NMOS的形成区域和PMOS的形成区域；
在所述半导体衬底上形成伪栅极结构和第一层层间膜并进行第一次平坦化，所述伪栅极结构包括依次叠加的栅介质层和伪多晶硅栅；
所述NMOS的形成区域和所述PMOS的形成区域都形成有对应的所述伪栅极结构；
步骤二、光刻打开所述PMOS的形成区域；
步骤三、进行回刻将所述PMOS的形成区域的顶部表面高度降低到低于所述NMOS的形成区域的顶部表面的高度，所述PMOS的形成区域的顶部表面和所述NMOS的形成区域的顶部表面的高度差用于抵消后续金属栅填充中由于所述PMOS的形成区域中的栅极沟槽中多了一层P型功函数层对栅极沟槽的深宽比的影响；
步骤四、同时去除所述NMOS的形成区域和所述PMOS的形成区域中的所述伪多晶硅栅并形成所述栅极沟槽；
步骤五、在各所述栅极沟槽中填充金属栅，所述PMOS的金属栅包括依次叠加的P型功函数层、N型功函数层和栅极导电材料层，所述NMOS的金属栅包括依次叠加N型功函数层和栅极导电材料层；
步骤六、进行第二次平坦化工艺使形成了金属栅后的所述NMOS的形成区域的顶部表面和所述PMOS的形成区域的顶部表面相平。
2.如权利要求1所述的高介电常数金属栅的制造方法，其特征在于：所述半导体衬底包括硅衬底。
3.如权利要求1或2所述的高介电常数金属栅的制造方法，其特征在于：所述栅介质层中包括高介电常数材料层。
4.如权利要求1或2所述的高介电常数金属栅的制造方法，其特征在于：所述伪栅极结构形成之后，还包括步骤：
在所述伪栅极结构的侧面形成侧墙；
以所述侧墙的侧面为自对准条件进行源漏注入形成对应源区和漏区；
形成接触刻蚀停止层；
形成所述第一层层间膜。
5.如权利要求4所述的高介电常数金属栅的制造方法，其特征在于：在形成所述侧墙之前还包括步骤：
以所述伪栅极结构的侧面为自对准条件进行轻掺杂漏注入形成对应的轻掺杂漏区。
6.如权利要求4所述的高介电常数金属栅的制造方法，其特征在于：形成所述第一层层间膜之后，以所述接触刻蚀停止层为停止层的化学机械研磨工艺使所述半导体衬底表面完成所述第一次平坦化；
所述伪多晶硅栅顶部表面的所述接触刻蚀停止层在进行步骤二之前去除或者在完成步骤三之后以及进行步骤四之前去除。
7.如权利要求6所述的高介电常数金属栅的制造方法，其特征在于：
步骤三的所述回刻工艺对所述PMOS的形成区域的所述伪多晶硅栅、所述侧墙、所述侧墙侧面的所述接触刻蚀停止层以及所述第一层层间膜同时进行回刻。
8.如权利要求4所述的高介电常数金属栅的制造方法，其特征在于：所述侧墙的材料包括氧化硅或氮化硅。
9.如权利要求4所述的高介电常数金属栅的制造方法，其特征在于：所述接触刻蚀停止层的材料包括氮化硅。
10.如权利要求4所述的高介电常数金属栅的制造方法，其特征在于：所述第一层层间膜的材料包括氧化硅。
11.如权利要求1或2所述的高介电常数金属栅的制造方法，其特征在于：步骤五包括如下分步骤：
在所述PMOS的形成区域和所述NMOS的形成区域同时形成所述P型功函数层；
采用刻蚀工艺将所述NMOS的形成区域中的所述P型功函数层去除；
在所述PMOS的形成区域和所述NMOS的形成区域同时形成所述N型功函数层；
在所述PMOS的形成区域和所述NMOS的形成区域同时形成所述栅极导电材料层。
12.如权利要求11所述的高介电常数金属栅的制造方法，其特征在于：在形成所述P型功函数层之前还包括形成底部阻障层的步骤，所述底部阻障层作为所述P型功函数层的刻蚀工艺中的阻挡层。
13.如权利要求12所述的高介电常数金属栅的制造方法，其特征在于：在形成所述N型功函数层之后还包括形成顶部阻障层和粘附层的步骤，所述顶部阻障层作为所述栅极导电材料层向下穿透的阻挡层。
14.如权利要求13所述的高介电常数金属栅的制造方法，其特征在于：所述P型功函数层的材料包括TiN，所述底部阻障层的材料包括TaN，所述N型功函数层的材料包括TiAl，所述顶部阻障层的材料包括TiN，所述粘附层的材料包括Ti，所述栅极导电材料层的材料包括Al。
15.如权利要求1所述的高介电常数金属栅的制造方法，其特征在于：步骤五中形成的所述P型功函数层、所述N型功函数层和所述栅极导电材料层都会延伸到对应的所述栅极沟槽外；步骤六中的第二次平坦化工艺采用金属化学机械研磨工艺实现。
CN202011171782.7A 2020-10-28 2020-10-28 高介电常数金属栅的制造方法 Active CN112289747B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011171782.7A CN112289747B (zh) 2020-10-28 2020-10-28 高介电常数金属栅的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011171782.7A CN112289747B (zh) 2020-10-28 2020-10-28 高介电常数金属栅的制造方法

Publications (2)

Publication Number Publication Date
CN112289747A true CN112289747A (zh) 2021-01-29
CN112289747B CN112289747B (zh) 2023-08-11

Family

ID=74372687

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011171782.7A Active CN112289747B (zh) 2020-10-28 2020-10-28 高介电常数金属栅的制造方法

Country Status (1)

Country Link
CN (1) CN112289747B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113394110A (zh) * 2021-05-31 2021-09-14 上海华力集成电路制造有限公司 Hkmg结构制作方法
CN113644134A (zh) * 2021-07-29 2021-11-12 上海华力集成电路制造有限公司 高介电常数金属栅mos晶体管及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130302974A1 (en) * 2012-05-08 2013-11-14 Globalfoundries Inc. Replacement gate electrode fill at reduced temperatures
US20140027857A1 (en) * 2012-07-24 2014-01-30 Huaxiang Yin Semiconductor device and method of manufacturing the same
CN105990114A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN108695259A (zh) * 2018-05-21 2018-10-23 上海华力集成电路制造有限公司 具有hkmg的mos晶体管的制造方法
CN109599367A (zh) * 2018-12-20 2019-04-09 中国科学院微电子研究所 半导体器件与其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130302974A1 (en) * 2012-05-08 2013-11-14 Globalfoundries Inc. Replacement gate electrode fill at reduced temperatures
US20140027857A1 (en) * 2012-07-24 2014-01-30 Huaxiang Yin Semiconductor device and method of manufacturing the same
CN105990114A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN108695259A (zh) * 2018-05-21 2018-10-23 上海华力集成电路制造有限公司 具有hkmg的mos晶体管的制造方法
CN109599367A (zh) * 2018-12-20 2019-04-09 中国科学院微电子研究所 半导体器件与其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113394110A (zh) * 2021-05-31 2021-09-14 上海华力集成电路制造有限公司 Hkmg结构制作方法
CN113644134A (zh) * 2021-07-29 2021-11-12 上海华力集成电路制造有限公司 高介电常数金属栅mos晶体管及其制造方法

Also Published As

Publication number Publication date
CN112289747B (zh) 2023-08-11

Similar Documents

Publication Publication Date Title
US7955919B2 (en) Spacer-less transistor integration scheme for high-K gate dielectrics and small gate-to-gate spaces applicable to Si, SiGe and strained silicon schemes
US8586404B2 (en) Method for reducing contact resistance of CMOS image sensor
US9852953B2 (en) CMOS fabrication
TWI484567B (zh) 半導體結構與其製造方法
US20130082332A1 (en) Method for forming n-type and p-type metal-oxide-semiconductor gates separately
CN103165466A (zh) 包括多晶硅电阻器和金属栅极电阻器的半导体器件及其制造方法
US20070077713A1 (en) Semiconductor device having recessed gate electrode and method of fabricating the same
CN112289747B (zh) 高介电常数金属栅的制造方法
KR100418928B1 (ko) 엠디엘 반도체 소자의 제조 방법
CN108695259B (zh) 具有hkmg的mos晶体管的制造方法
CN112420822B (zh) 金属栅半导体器件及其制造方法
CN112259504A (zh) 金属栅的制造方法
US9343470B2 (en) Integration of semiconductor memory cells and logic cells
US8860151B2 (en) Semiconductor device having a spacer and a liner overlying a sidewall of a gate structure and method of forming the same
CN102956437B (zh) 具有金属栅极的半导体器件上的制造电容器方法及电容器
KR100605908B1 (ko) 반도체 소자 및 그 제조 방법
KR100880336B1 (ko) 반도체 소자의 제조방법
KR100603931B1 (ko) 반도체 소자 제조방법
KR100527540B1 (ko) 반도체 소자의 소자분리막 형성 방법
CN114695539A (zh) 金属栅及其制造方法
CN102956452B (zh) 在制作金属栅极过程中制作金属塞的方法
KR20220103579A (ko) Finfet 디바이스 및 방법
CN116266536A (zh) 晶体管的制备方法和晶体管
CN104253049A (zh) 半导体器件制造方法
CN118099097A (zh) 一种半导体器件的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant