CN104253049A - 半导体器件制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件制造方法，在CMOS后栅工艺的双应变应力层的集成工艺中，在打开虚设栅极之后、形成栅极凹槽之前，采用氮等离子体，对暴露的部分张应力层进行处理，使得张应力层在随后的腐蚀工艺中不被去除，避免了器件性能降低甚至失效。氮等离子处理工艺与常规工艺兼容，在未明显增加工艺复杂性的情况下，提高了器件良率。
Description
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。
背景技术
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在90nm节点后，应力技术逐渐被采用以提高器件的性能。与之同时，在制造工艺方面，后栅工艺(gate last)中的高K金属栅技术(HKMG)也逐渐被采用以应对随着器件不断减小而带来的挑战。在应力技术中，双应变应力层(DSL，dual stress liner)技术与常规工艺兼容性高、成本较低，因此，被各大半导体厂商所采用。
DSL技术，指的是在不同类型的MOSFET区域，形成分别具有张应力和压应力的应力层，通常，在NMOS区域形成张应力层，在PMOS区域形成压应力层。参见附图3，为采用了DSL技术的CMOS制造工艺中的一个步骤。其中，在衬底1上，形成有NMOS2和PMOS3，不同MOS晶体管被STI结构4隔离开。NMOS2包括NMOS虚设栅极6及其虚设栅极绝缘层5，PMOS3包括PMOS虚设栅极8及其虚设栅极绝缘层7，虚设栅极(dummy gate)及其虚设栅极绝缘层被用于后栅工艺，虚设栅极通常为多晶硅或非晶硅栅极，虚设栅极绝缘层通常为氧化硅层，在完成晶体管其他部件之后，去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽，然后在栅极凹槽中形成高K栅绝缘层和金属栅极。NMOS2之上覆盖有张应力层9，PMOS3之上覆盖有压应力层10，应力层材料通常为氮化硅。这两种应力层分别向NMOS和PMOS的沟道区域提供应力，以增加沟道区域载流子的迁移率，保证晶体管在深亚微米领域的性能。介质层11，通常为TEOS，可用以保护大部分的应力层。接着，在此后的步骤中，参见附图4，需要进行CMP工艺，平坦化器件结构，打开虚设栅极。在打开虚设栅极的同时，靠近栅极间隙壁的部分张应力层9也被暴露出，参见附图4中虚线圈位置。由于常规张应力氮化硅在腐蚀液(通常是DHF)中的腐蚀速率远大于热氧化层、TEOS以及压应力氮化硅的腐蚀速率，所以，在去除虚设栅极、形成栅极凹槽时，张应力层9会受到明显的腐蚀，从而在栅极的两侧出现凹槽20，参见附图5。这样，在后续的HKMG填充时，凹槽20也将被填充，这将导致器件的集成电容增加以及存在短路的风险，降低了器件的性能以及可靠性。
因此，需要提供一种新的应用于CMOS后栅工艺的双应变应力层的集成方法，能够克服上述缺陷，确保应力层提供足够的应力。
发明内容
针对目前DSL与HKMG集成会存在的问题，本发明提出了一种半导体制造方法，采用氮等离子体处理工艺来克服现有技术中的问题。
本发明提供一种半导体器件制造方法，其中，包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域；
形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层；
在所述NMOS晶体管之上形成张应力层，在所述PMOS晶体管之上形成压应力层；
全面性沉积介质层；
进行第一次CMP工艺，暴露所述虚设栅极的上表面以及部分所述张应力层，并且在所述张应力层和所述压应力层上剩余部分厚度的所述介质层；
对所述衬底进行氮等离子体处理；
依次去除所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽；
在所述栅极凹槽中，分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。
根据本发明的一个方面，形成NMOS晶体管和PMOS晶体管具体包括：形成所述虚设栅极和所述虚设栅极绝缘层；形成栅极间隙壁；形成晶体管的源漏区域。
根据本发明的一个方面，在所述NMOS晶体管之上形成张应力层具体包括：全面沉积张应力氮化硅膜，用图案化的光刻胶层保护位于所述NMOS晶体管的所述张应力氮化硅膜，去除位于所述PMOS晶体管的所述张应力氮化硅膜，然后去除光刻胶层，形成所述张应力层。
根据本发明的一个方面，在所述PMOS晶体管之上形成压应力层具体包括：全面沉积压应力氮化硅膜，用图案化的光刻胶层保护位于所述PMOS晶体管的所述压应力氮化硅膜，去除位于所述NMOS晶体管的所述压应力氮化硅膜，然后去除光刻胶层，形成所述压应力层。
根据本发明的一个方面，剩余部分厚度的所述介质层的厚度为1-10000埃，优选为100-500埃。
根据本发明的一个方面，所述介质层为氮化硅、氧化硅或者两者的结合。
根据本发明的一个方面，氮等离子体处理的具体参数为：腔室气压为2-10Torr，优选为6Torr，N2流量为1000-10000sccm，优选为4000sccm，功率为20-100W，优选为40W。
本发明的优点在于：在CMOS后栅工艺的双应变应力层的集成工艺中，在打开虚设栅极之后、形成栅极凹槽之前，采用氮等离子体，对暴露的部分张应力层进行处理，使得张应力层在随后的腐蚀工艺中不被去除，避免了器件性能降低甚至失效。氮等离子处理工艺与常规工艺兼容，在未明显增加工艺复杂性的情况下，提高了器件良率。
附图说明
图1-4，6-8本发明的半导体器件制造方法流程及其结构示意图；
图5图示了现有技术DSL与HKMG集成中存在的问题。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，特别地涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。下面，参见附图1-4，6-8，将详细描述本发明提供的半导体器件制造方法。
首先，参见附图1，在半导体衬底1上，形成有NMOS2和PMOS3，不同MOS晶体管被STI结构4隔离开。其中，本实施例中采用了单晶硅衬底，可选地，也可采用锗衬底或者其他合适的半导体衬底。在半导体衬底1上形成STI结构4的方法具体包括，首先在半导体衬底1上涂布光刻胶，接着光刻出STI结构4图形，并对半导体衬底1进行各向异性的刻蚀获得浅沟槽，在该浅沟槽中填充介电材料，如SiO2，从而形成STI结构。在形成STI结构4之后，进行阱区注入(未在图中示出)，形成NMOS区域和PMOS区域。PMOS的阱区注入杂质为N型杂质，而NMOS的阱区注入杂质为P型杂质。
接着，形成NMOS虚设栅极6及其虚设栅极绝缘层5，PMOS虚设栅极8及其虚设栅极绝缘层7。具体包括：先在衬底1表面沉积一层虚设栅极绝缘层材料，例如是SiO2，其厚度优选为0.5-10nm，沉积工艺例如为CVD。之后，沉积虚设栅极材料，在本发明后栅工艺中，虚设栅极材料例如是多晶硅或非晶硅。另外，虚设栅极材料层之上还形成有硬掩模层(未图示)。然后，进行光刻胶涂布，光刻，定义出虚设栅极图形，对虚设栅极材料以及虚设栅极绝缘层材料顺序刻蚀，从而同时形成NMOS和PMOS的虚设栅极及其虚设栅极绝缘层。虚设栅极(dummy gate)及其虚设栅极绝缘层被用于后栅工艺，在完成晶体管其他部件之后，去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽，然后在栅极凹槽中形成高K栅绝缘层和金属栅极。在本实施例中，虚设栅极的上表面距离衬底1表面的高度为h0。
形成虚设栅极线条后，形成栅极间隙壁，采用沉积和回刻蚀的方式。之后，分别形成NMOS和PMOS的源漏区域，可以采用离子注入的方式，也可以首先以虚设栅极为掩模进行自对准的源漏区域刻蚀，形成源漏区域沟槽，然后进行源漏区域外延生长，从而形成晶体管的源漏区域。
参见附图2，在NMOS2之上沉积张应力层9。具体包括：首先全面沉积张应力氮化硅膜，然后用图案化的光刻胶层保护NMOS2区域的张应力氮化硅膜，去除PMOS3区域的张应力氮化硅膜，然后去除光刻胶层。接着，在PMOS3之上沉积压应力层10。具体包括：首先全面沉积压应力氮化硅膜，然后用图案化的光刻胶层保护PMOS3区域的压应力氮化硅膜，去除NMOS2区域的压应力氮化硅膜，然后去除光刻胶层。压应力层10的厚度与张应力层9的厚度优选地相等，也可以不相等，但差别不超过50nm。
以上两种应力层分别向NMOS和PMOS的沟道区域提供应力，以增加沟道区域载流子的迁移率，保证晶体管在深亚微米领域的性能。同时，张应力层9和压应力层10的形成先后顺序可以互换。
接着，参见附图3，全面沉积一介质层11。介质层11的材料通常为TEOS，可用以保护大部分的张应力层和压应力层。
之后，参见附图4，进行第一次CMP工艺，暴露虚设栅极的上表面以及部分张应力层9，并且在张应力层9和压应力层10上剩余部分厚度的介质层11。剩余的介质层11需要具备一定的厚度，优选为1-10000埃，优选为100-500埃。从附图4中可以看出，剩余的介质层11覆盖了大部分的张应力层9和压应力层10，但是，张应力层9和压应力层10靠近栅极间隙壁的部分被暴露出(图4中虚线圈位置)。
接着，参见附图6，对衬底进行氮等离子体处理。经过此步骤但等离子体的处理，暴露出的部分张应力层9在随后的腐蚀工艺中的腐蚀速率将得到显著下降。氮等离子体处理的具体工艺参数为：腔室气压为2-10Torr，优选为6Torr，N2流量为1000-10000sccm，优选为4000sccm，功率为20-100W，优选为40W；同时，频率为高频。
接下来，参见附图7，依次去除虚设栅极和虚设栅极绝缘层，形成栅极凹槽12。具体包括：先去除虚设栅极6和8；接着，去除虚设栅极绝缘层5和7，去除方式是DHF或BOE。由于介质层11覆盖了大部分的张应力层9和压应力层10，同时，经过氮等离子体处理，靠近栅极间隙壁的小部分暴露出的张应力层9在DHF中的腐蚀速率也变得非常小，因而张应力层9腐蚀会很小，能够被控制在期望的范围内，而大部分的张应力层9得以保存，可以向沟道提供足够的应力。
然后，参见附图8，在栅极凹槽12中分别形成NMOS2的高K栅绝缘层13和金属栅极14，PMOS3的高K栅绝缘层15和金属栅极16。高K栅绝缘层13和高K栅绝缘层15选自以下材料之一或其组合构成的一层或多层：Al2O3，HfO2，包括HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx以及HfLaSiOx至少之一在内的铪基高K介质材料，包括ZrO2、La2O3、LaAlO3、TiO2、或Y2O3至少之一在内的稀土基高K介质材料。高K栅绝缘层13和高K栅绝缘层15的厚度为0.5-100nm，优选为1-10nm，沉积工艺例如为CVD。金属栅极14和金属栅极16的材料为金属或金属化合物，例如TiN，TaN，W。NMOS和PMOS的栅极以及高K栅极绝缘层形成顺序可以根据需求调换。
这样，高K金属栅极制造完成，实现了本发明的后栅工艺和双应变应力层集成工艺，之后可以进行层间介质层以及互连线的制备。
至此，本发明提出并详细描述了后栅工艺和双应变应力层集成的半导体器件制造方法。在本发明的方法中，在打开虚设栅极之后、形成栅极凹槽之前，采用氮等离子体，对暴露的部分张应力层进行处理，使得张应力层在随后的腐蚀工艺中不被去除，避免了器件性能降低甚至失效。氮等离子处理工艺与常规工艺兼容，在未明显增加工艺复杂性的情况下，提高了器件良率。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (7)
1.一种半导体器件制造方法，其特征在于，包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域；
形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层；
在所述NMOS晶体管之上形成张应力层，在所述PMOS晶体管之上形成压应力层；
全面性沉积介质层；
进行第一次CMP工艺，暴露所述虚设栅极的上表面以及部分所述张应力层，并且在所述张应力层和所述压应力层上剩余部分厚度的所述介质层；
对所述衬底进行氮等离子体处理；
依次去除所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽；
在所述栅极凹槽中，分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。
2.根据权利要求1所述的方法，其特征在于，形成NMOS晶体管和PMOS晶体管具体包括：形成所述虚设栅极和所述虚设栅极绝缘层；形成栅极间隙壁；形成晶体管的源漏区域。
3.根据权利要求1所述的方法，其特征在于，在所述NMOS晶体管之上形成张应力层具体包括：全面沉积张应力氮化硅膜，用图案化的光刻胶层保护位于所述NMOS晶体管的所述张应力氮化硅膜，去除位于所述PMOS晶体管的所述张应力氮化硅膜，然后去除光刻胶层，形成所述张应力层。
4.根据权利要求1所述的方法，其特征在于，在所述PMOS晶体管之上形成压应力层具体包括：全面沉积压应力氮化硅膜，用图案化的光刻胶层保护位于所述PMOS晶体管的所述压应力氮化硅膜，去除位于所述NMOS晶体管的所述压应力氮化硅膜，然后去除光刻胶层，形成所述压应力层。
5.根据权利要求1所述的方法，其特征在于，剩余部分厚度的所述介质层的厚度为1-10000埃，优选为100-500埃。
6.根据权利要求1所述的方法，其特征在于，所述介质层为氮化硅、氧化硅或者两者的结合。
7.根据权利要求1所述的方法，其特征在于，氮等离子体处理的具体参数为：腔室气压为2-10Torr，优选为6Torr，N2流量为1000-10000sccm，优选为4000sccm，功率为20-100W，优选为40W。
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