CN115831756A - 半导体装置的制造方法及半导体装置 - Google Patents

Abstract

本发明涉及一种半导体装置的制造方法及半导体装置。半导体装置的制造方法包括以下步骤：在半导体基底上形成栅极沟槽；在栅极沟槽内形成栅极电介质；在栅极电介质之上填充多晶硅至高于栅极沟槽的表面；利用化学机械研磨工艺进行平坦化至露出栅极沟槽的开口，并且在栅极沟槽的开口处至栅极沟槽内的填充区域形成凹陷；去除栅极沟槽内的多晶硅；以金属材料填充栅极沟槽内的剩余区域。该半导体装置的制造方法可以在填充金属材料之前，降低栅极沟槽待填充区域的深宽比，并且增大栅极沟槽待填充区域开口的尺寸，使得后续金属材料填充不易产生空隙等缺陷，提高半导体装置的电性良率。

Description

半导体装置的制造方法及半导体装置

技术领域

本发明属于半导体技术领域，尤其涉及一种半导体装置的制造方法及半导体装置。

背景技术

随着超大规模集成电路技术的迅速发展，场效应晶体管器件(MOSFET)的尺寸不断减小。随着MOS晶体管尺寸持续地微缩，传统多晶硅栅极因硼穿透(boron penetration)效应导致元件效能降低，及其难以避免的空乏效应(depletion effect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界更尝试以新的栅极填充材料，例如利用功函数(work function)金属来取代传统的多晶硅栅极，用以作为匹配高介电常数(high-k)栅极介电层的控制电极。

后栅工艺目前广泛应用于先进IC制造的过程中，其通常是先去除虚设栅极结构，随后在留下的栅极沟槽中填充高k/金属栅堆叠而成的栅极结构。由于IC器件尺寸的微缩，在后栅工艺中，所形成的栅极沟槽具有较大的深宽比，即，栅极沟槽的高度与宽度之比较大，而且，栅极沟槽的开口处尺寸较窄，不利于后续金属的填充，填充形成的栅极结构中容易形成接缝或空隙等缺陷，进而降低栅极对沟道电流的控制力，影响晶体管的电性良率。

发明内容

针对相关技术中存在的至少一个不足之处，本发明提供了一种半导体装置的制造方法及半导体装置。

本发明实施例一方面提供一种半导体装置的制造方法，包括以下步骤：

在半导体基底上形成栅极沟槽；

在栅极沟槽内形成栅极电介质；

在栅极电介质之上填充多晶硅至高于栅极沟槽的表面；

利用化学机械研磨工艺进行平坦化至露出栅极沟槽的开口，并且在栅极沟槽的开口处至栅极沟槽内的填充区域形成凹陷；

去除栅极沟槽内的多晶硅；

以金属材料填充栅极沟槽内的剩余区域。

在本发明的一些实施例中，在栅极电介质形成之后且在填充多晶硅之前，还包括在栅极电介质之上形成PMOS功函数层的步骤。

在本发明的一些实施例中，在去除多晶硅之后且在以金属材料填充栅极沟槽内剩余区域之前，还包括对PMOS功函数层进行光刻的步骤。

在本发明的一些实施例中，在去除多晶硅之后且在以金属材料填充栅极沟槽内剩余区域之前，还包括在PMOS功函数层之上形成NMOS功函数层的步骤。

在本发明的一些实施例中，在对PMOS功函数层光刻之后且在以金属材料填充栅极沟槽内剩余区域之前，还包括在PMOS功函数层之上形成NMOS功函数层的步骤。

在本发明的一些实施例中，利用湿法刻蚀工艺去除栅极沟槽内的多晶硅。

在本发明的一些实施例中，栅极电介质包括依次形成的高k介电层、覆盖层以及刻蚀停止层。

在本发明的一些实施例中，以金属钨填充栅极沟槽。

在本发明的一些实施例中，在以金属填充栅极沟槽的剩余区域之后，还包括利用化学机械研磨工艺进行平坦化的步骤，以使得金属填充区域的表面与栅极沟槽的表面共面。

本发明实施例的另一方面提供一种根据以上任一项所述的半导体装置的制造方法制造而成的半导体装置。

与现有技术相比，本发明的优点和积极效果在于：本发明至少一个实施例所提供的半导体装置的制造方法，其利用化学机械研磨工艺对填充多晶硅后的栅极沟槽的形态进行调整，可以在填充金属之前，降低栅极沟槽待填充区域的深宽比，并且增大栅极沟槽待填充区域开口的尺寸，后续进行金属填充时，金属材料更容易进入栅极沟槽内进行累积填充，不易产生空隙等缺陷，制造获得的半导体装置的电性良率提高。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例所提供的半导体装置的制造方法的流程示意图；

图2至图9为根据图1所示的半导体装置的制造方法在不同制造阶段的半导体装置相关区域的剖面示意图。

图中：

100、半导体基底；101、高k介电层；102、覆盖层；103、刻蚀停止层；104、PMOS功函数层；105、NMOS功函数层；200、栅极沟槽；201、凹陷；3、多晶硅；4、金属材料。

具体实施方式

下面将结合本发明实施例中的附图，对实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而非全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。此外，还可以理解的是，虽然这种开发过程中所作出的努力可能是复杂并且冗长的，然而对于与本申请公开的内容相关的本领域的普通技术人员而言，在本申请揭露的技术内容的基础上进行的一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。

在本申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域普通技术人员显式地和隐式地理解的是，本申请所描述的实施例在不冲突的情况下，可以与其它实施例相结合。

除非另作定义，本申请所涉及的技术术语或者科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等类似词语并不表示数量限制，可表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含；例如包含了一系列步骤或模块(单元)的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或单元，或可以还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。本申请所涉及的“连接”、“相连”、“耦接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电气的连接，不管是直接的还是间接的。

值得理解的是，尽管附图可能示出了方法步骤的特定顺序，但是步骤的顺序可与所描绘的顺序不同。此外，可同时地或部分同时地执行两个或更多个步骤。这样的变型将取决于所选择的软件和硬件以及设计者选择。所有这样的变型都在本公开的范围内。

本申请实施例一方面提供一种半导体装置的制造方法，其步骤在图1中示出。可以理解的是，图1仅示出涉及本申请改进之处的流程步骤，而非半导体器件形成的全部步骤，半导体器件的制造还可能包括在图1所示出的方法步骤之前或之后进行的其它工艺步骤，且在图1所示的步骤之间还可能根据需要穿插其它必要的步骤，这部分工艺步骤本领域技术人员参照现有技术即可实现，在本申请中不做详细描述。图2至图9是根据图1所示出的半导体装置的制造方法在不同制造阶段的剖面示意图。可以理解的是，图2-图9所示出的剖面图仅是半导体装置的部分区域的剖面示意图，而并非完整的半导体装置，在图示区域以外还可能包括构成半导体装置且实现其功能所必要的其它区域，这部分本领域技术人员可参考现有技术。

本申请实施例所提供的半导体装置的制造方法的改进之处主要在于在进行金属材料填充栅极沟槽之前，对栅极沟槽的形态进行调整，使得金属材料填充过程中不易出现接缝或空隙等缺陷。

如图1所示，本申请实施例所提供的半导体装置的制造方法，包括以下步骤：

S1：在半导体基底上形成栅极沟槽；

S2：在栅极沟槽内形成栅极电介质；

S3：在栅极电介质之上填充多晶硅至高于栅极沟槽的表面；

S4：利用化学机械研磨工艺(chemical mechanical polishing,CMP)进行平坦化至露出栅极沟槽的开口，并且在栅极沟槽的开口处至栅极沟槽内的填充区域形成凹陷；

S5：去除栅极沟槽内的多晶硅；

S6：以金属材料填充栅极沟槽内的剩余区域。

在以上实施例所提供的半导体装置的制造方法中，利用化学机械研磨工艺对填充多晶硅后的栅极沟槽的形态进行调整，可以在填充金属之前，降低栅极沟槽待填充区域的深宽比，并且增大栅极沟槽待填充区域开口的尺寸，使得栅极沟槽待填充区域具有漏斗状的开口形态，后续进行金属填充时，金属材料更容易进入栅极沟槽内进行累积填充，不易产生空隙等缺陷，提高半导体装置的电性良率。

在本申请的一些实施例中，半导体基底100可以采用体硅衬底(bulk substrate)，可替换地，还可以采用绝缘层上半导体衬底，例如绝缘层上硅(silicon-on-insulator，SOI)衬底、绝缘层上硅锗(silicon germanium-on-insulator，SGOI)衬底、或绝缘层上锗(germanium-on-insulator，GOI)衬底。在半导体基底100中掺杂P型掺杂物或N型掺杂物形成阱区域。例如，在一些实施例中，为形成NMOS，在半导体基底100中掺杂P型掺杂物，例如，硼(B或BF₂)、铟或其它P型掺杂物，以形成P型阱区域；在另一些实施例中，为形成PMOS，在半导体基底100中掺杂N型掺杂物，例如，磷、砷或其它N型掺杂物，以形成N型阱区域。半导体基底100在阱区域之上形成浅沟槽隔离区域(shallow trench isolation,STI)，半导体基底100通过例如外延工艺形成构成半导体电流沟道的源极和漏极区域(图中未示出)。以上有关结构的形成可参考现有技术，在本申请中不做详细描述。

在一些实施例中，采用后栅工艺在半导体基底100中形成虚设栅极结构，虚设栅极结构通常由多晶硅形成，用于后续替换栅极结构；虚设栅极结构的形态可通过蚀刻工艺进行调整。在虚设栅极结构之间形成层间电介质(ILD)，层间电介质可以由含氧电介质材料形成，例如，氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)等。在一些实施例中，可通过沉积工艺(例如，CVD、FCVD、PVD、ALD等)来形成层间电介质。在沉积层间电介质之后可执行CMP工艺或其它平坦化工艺至露出虚设栅极结构。

在步骤S1中，移除上述虚设栅极结构，从而在半导体基底100上形成栅极沟槽200。此阶段半导体装置相关区域的剖面图参见图2。

在步骤S2中，在栅极沟槽200内形成栅极电介质。具体地，在栅极沟槽200的底部和侧壁上形成栅极电介质。在一些实施例中，栅极电介质可包括依次形成在栅极沟槽200的底部和侧壁上的高k介电层101、覆盖层102以及刻蚀停止层103，参见图3。高k介电层101包括高k电介质材料，例如，氧化铪、氧化镧、氧化铝、氧化锆等。覆盖层102可采用例如氮化钛(TiN)、氮化钽(TaN)、硅化物(silicide)或其他适合的材料，覆盖层102的作用相当于扩散阻碍，以保护被覆盖的高k介电层。在一些实施例中，覆盖层102通过沉积工艺形成，例如原子层沉积、物理气相沉积或化学气相沉积的至少一者。刻蚀停止层103可由相对于后续工艺具有高蚀刻选择性的材料形成，其可以包括诸如氧化铝、氮化铝、氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、或其组合的一种或多种材料。在一些实施例中，在栅极沟槽200的底部和侧壁以及高k介电层101之间还形成有界面层(IL，图中未示出)，界面层可通过热氧化、化学氧化工艺或沉积工艺形成。

在一些实施例中，在经步骤S2形成栅极电介质后，在步骤S3填充多晶硅之前还包括步骤S21：在栅极电介质之上形成PMOS功函数层104。当栅极电介质包括依次形成在栅极沟槽的底部和侧壁上的高k介电层101、覆盖层102以及刻蚀停止层103时，PMOS功函数层104形成在刻蚀停止层103之上，此阶段半导体装置相关区域的剖面图参见图3。在一些实施例中，PMOS功函数层104为TiN层；PMOS功函数层104的形成可以采用本领域技术人员所熟知的任何可实现的工艺，例如，通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质。

步骤S3：在栅极电介质之上填充多晶硅3至高于栅极沟槽200的表面。在一些实施例中，在栅极电介质之上，具体地，在PMOS功函数层104之上填充多晶硅3至高于栅极沟槽200的表面。考虑到多晶硅3的材质与下层材质之间的性质，可选择在PMOS功函数层104之上填充多晶硅3，从而在后续去除工艺中，多晶硅3更易于与PMOS功函数层104分离而被顺利“拔除”。此阶段半导体装置相关区域的剖面图参见图4。

步骤S4：利用化学机械研磨工艺(CMP)进行平坦化至露出栅极沟槽200的开口，并且在栅极沟槽200的开口处至栅极沟槽200内的填充区域形成凹陷201。凹陷201的表面由栅极沟槽200的开口处附近表面倾斜地向填充区域的中心延伸，从而扩宽了栅极沟槽200开口处的尺寸。在一些实施例中，凹陷201的形成区域可覆盖栅极沟槽200的开口处表面以及栅极沟槽200内所填充的栅极电介质、PMOS功函数层104和多晶硅3。此阶段的半导体装置相关区域的剖面示意图参见图5。CMP工艺的原理是化学腐蚀作用和机械去除作用相结合来实现表面全局平坦化，而CMP平坦度的主要影响因素之一是对不同材料的移除速率不同。本申请实施例应用CMP工艺所特有的蝶形凹陷(dishing)，由于不同材料移除速率的不同，栅极沟槽200内的填充区域材料的移除速率快，而其余区域材料的移除速率较慢，从而在栅极沟槽200的开口处形成覆盖至填充区域的凹陷(recess)，该凹陷201扩宽了栅极沟槽200开口处的尺寸，使得栅极沟槽200后续待填充金属材料的区域形成“漏斗”形状的开口。本领域技术人员可通过调整材料种类、抛光液以及时间等来调整凹陷201的尺寸。

本申请实施例将CMP工艺所产生的缺陷加以利用，通过不同材料移除速率的不同来达到形态调整的目的。此外，扩宽栅极沟槽200开口处尺寸的同时，通过CMP工艺还将栅极沟槽200后续待填充金属材料区域的高深比降低，更有利于后续金属的填充。此处需要说明的是，虽然干法刻蚀也可能实现扩宽栅极沟槽200尺寸的效果，但干法刻蚀的工艺不好控制容易出现各种缺陷问题。

步骤S5：去除栅极沟槽200内的多晶硅3，移除多晶硅3后经形态调整后的栅极沟槽200的剩余区域被露出。此阶段半导体装置相关区域的剖面示意图参见图6。在本步骤中可采用本领域技术人员能够实现的任何一种工艺来去除多晶硅3。例如，在一些实施例中，可采用湿法刻蚀工艺(Wet Etching)去除栅极沟槽200内的多晶硅3，通常，湿法刻蚀对于硅的移除效果优于干法刻蚀。

步骤S6：以金属材料4填充栅极沟槽200内的剩余区域，参见图8。由于栅极沟槽200内待填充金属材料区域的形态在步骤S4中利用CMP工艺进行了调整，降低了深宽比，扩宽了开口处的尺寸，因此，在本步骤填充金属材料4的过程中，更多的金属材料4可以从扩宽后的开口处进入栅极沟槽200内的剩余区域，并且实现无空隙地进行填充。金属材料4包括钨、铝等本领域技术人员所常用的各种金属材料，填充金属材料4的方法包括化学气相沉积、物理气相沉积等本领域技术人员所熟知的各种工艺，在此不再赘述。

在一些实施例中，在步骤S5去除多晶硅3之后，且在步骤S6填充金属材料4之前，还包括步骤S51：对PMOS功函数层104进行光刻的步骤。

在一些实施例中，在步骤S5去除多晶硅3之后，或在步骤S51对PMOS功函数层104进行光刻之后，且在步骤S6填充金属材料4之前，还包括步骤S52：在PMOS功函数层104之上形成NMOS功函数层105的步骤。此阶段半导体装置相关区域的剖面示意图参见图7。在一些实施例中，NMOS功函数层105为TiAl层、TiN层的叠层；NMOS功函数层105的形成可以采用本领域技术人员所熟知的任何可实现的工艺，例如，通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质。

在步骤S6以金属材料填充4栅极沟槽200内的剩余区域之后，还包括步骤S7：利用化学机械研磨工艺进行平坦化的步骤，以使得金属填充区域的表面与栅极沟槽200的表面共面。此阶段半导体装置相关区域的剖面示意图参见图9。

本申请实施例的另一方面提供一种根据以上各实施例所提供的半导体装置的制造方法制造而成的半导体装置，该半导体装置的栅极的金属材料填充区域中不存在空隙和接缝等缺陷，电性良率提高。

最后应当说明的是：本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

以上实施例仅用以说明本发明的技术方案而非对其限制；尽管参照较佳实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者对部分技术特征进行等同替换；而不脱离本发明技术方案的精神，其均应涵盖在本发明请求保护的技术方案范围当中。

Claims (10)

1.一种半导体装置的制造方法，其特征在于，包括以下步骤：

在半导体基底上形成栅极沟槽；

在所述栅极沟槽内形成栅极电介质；

在所述栅极电介质之上填充多晶硅至高于所述栅极沟槽的表面；

利用化学机械研磨工艺进行平坦化至露出所述栅极沟槽的开口，并且在所述栅极沟槽的开口处至所述栅极沟槽内的填充区域形成凹陷；

去除所述栅极沟槽内的所述多晶硅；

以金属材料填充所述栅极沟槽内的剩余区域。

2.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述栅极电介质形成之后且在填充所述多晶硅之前，还包括在所述栅极电介质之上形成PMOS功函数层的步骤。

3.根据权利要求2所述的半导体装置的制造方法，其特征在于，在去除所述多晶硅之后且在以金属材料填充所述栅极沟槽内剩余区域之前，还包括对所述PMOS功函数层进行光刻的步骤。

4.根据权利要求2所述的半导体装置的制造方法，其特征在于，在去除所述多晶硅之后且在以金属材料填充所述栅极沟槽内剩余区域之前，还包括在所述PMOS功函数层之上形成NMOS功函数层的步骤。

5.根据权利要求3所述的半导体装置的制造方法，其特征在于，在对所述PMOS功函数层光刻之后且在以金属材料填充所述栅极沟槽内剩余区域之前，还包括在所述PMOS功函数层之上形成NMOS功函数层的步骤。

6.根据权利要求1-5任一项所述的半导体装置的制造方法，其特征在于，利用湿法刻蚀工艺去除所述栅极沟槽内的所述多晶硅。

7.根据权利要求1-5任一项所述的半导体装置的制造方法，其特征在于，所述栅极电介质包括依次形成的高k介电层、覆盖层以及刻蚀停止层。

8.根据权利要求1-5任一项所述的半导体装置的制造方法，其特征在于，以金属钨填充所述栅极沟槽。

9.根据权利要求1-5任一项所述的半导体装置的制造方法，其特征在于，在以金属填充所述栅极沟槽的剩余区域之后，还包括利用化学机械研磨工艺进行平坦化的步骤，以使得金属填充区域的表面与所述栅极沟槽的表面共面。

10.一种根据权利要求1-9任一项所述的半导体装置的制造方法制造而成的半导体装置。

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